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參數(shù)資料
| 型號(hào)： | 9880 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 10/100 Repeater with Intergrated Management |
| 中文描述： | 高級(jí)10/100中繼器與綜合管理 |
| 文件頁數(shù)： | 86/118頁 |
| 文件大?。?/td> | 1648K |
| 代理商： | 9880 |
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LXT9860/9880
—
Advanced 10/100 Repeater with Integrated Management
86
Datasheet
Document #: 248987
Revision#: 003
Rev Date: 08/07/01
Table 42. 10 Mbps IRB-to-TP Port Timing Parameters
Parameter
Sym
Min
Typ
1
Max
Units
2
Test Conditions
MACACTIVE to IR10ENA
assertion delay
t
14A
–
100
–
ns
MACACTIVE High to
IR10ENA Low.
IR10DAT (input) to IR10CLK setup
time
t
14B
–
20
–
ns
IR10DAT valid to IR10CLK
rising edge.
IR10CLK to IR10DAT (input) hold
time
t
14C
–
0
–
ns
IR10CLK rising edge to
IR10DAT change.
IR10ENA asserted to
TPOP/N active
t
14D
4
5.1
6
BT
–
1. Typical values are at 25
°
C and are for design aid only; they are not guaranteed and not subject to
production testing.
2. Bit Time (BT) is the duration of one bit as transferred to/from the MAC and is the reciprocal of bit rate. BT
for 10BASE-T = 10
s or 100 ns.
3. External devices should allow at least one 10 MHz clock cycle (10 ns) between assertion of MACACTIVE
and IR10ENA.
4. Input.
Figure 40. Serial Management Interface Timing
Table 43. Serial Management Interface Timing Characteristics
Parameter
Sym
Min
Typ
1
Max
Units
Test Conditions
SERCLK input frequency
–
–
–
2.0
MHz
Depending on RECONFIG,
this is either an input or
output.
SERCLK output frequency
–
625
–
kHz
Data to clock setup time
t15A
0
–
–
ns
SRX valid to SERCLK
rising edge.
2
Clock to data hold time
t15B
200
–
–
ns
SERCLK rising edge to
SRX change.
Data propagation delay
t15C
–
–
200
ns
SERCLK falling edge to
STX valid.
3
1. Typical values are at 25
°
C and are for design aid only; they are not guaranteed and not subject to
production testing.
2. Input.
3. Output.
t15A
t15B
t15C
SERCLK
SRX
STX
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