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參數(shù)資料
| 型號(hào)： | 935263331557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類(lèi)： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 33/518頁(yè) |
| 文件大小： | 7111K |
| 代理商： | 935263331557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
8-2
PRELIMINARY INFORMATION
File: ain.fm5, modified 7/24/99
8.4
CLOCK SYSTEM
Figure 8-1 illustrates the different clock capabilities of the
Audio In unit. At the heart of the clock system is a square
wave DDS (Direct Digital Synthesizer). The DDS can be
programmed to emit frequencies from ca. 1 Hz to 40
MHz with a resolution of better than 0.3 Hz.
The output of the DDS is always sent on the AI_OSCLK
output pin. This output is intended to be used as the
256fs or 384fs system clock source instead of a fixed fre-
quency crystal for oversampling A/D converters, such as
the Philips SAA7366T, or Analog Devices AD1847.
The TM1100 Audio In DDS frequency is set by writing to
the FREQUENCY MMIO register. The programmer is
free to change the FREQUENCY setting dynamically, so
as to adjust the input sampling rate to track an applica-
tion dependant master reference.
Depending on bit 31 (msb), the DDS runs in 1 of two
modes:
bit 31 = 1 - TM1100 improved mode
bit 31 = 0 - TM1000 compatibility mode
8.4.1
TM1100 Improved Mode
In improved mode, a high quality, low-jitter AI_OSCLK is
generated. The setting of the FREQUENCY register to
accomplish a given AI_OSCLK frequency is given by the
formula:
This mode, and the above formula, should be used for all
new software development on TM1100. It is not available
on TM1000.
8.4.2
TM1000 Compatibility Mode
TM1000 compatibility mode is provided so that TM1000
software runs without changes. It should NOT be used
for new software development. TM1000 mode is auto-
matically entered whenever FREQUENCY[31] = 0. In
TM1000 mode, AI_OSCLK frequency is set as follows:
8.5
CLOCK SYSTEM OPERATION
AI_SCK and AI_WS can be configured as input or out-
put, as determined by the SER_MASTER control field.
As output, AI_SCK is a divider of the DDS output fre-
quency. Whether input or output, the AI_SCK pin signal
is used as the bit clock for serial-parallel conversion.
If set as output, AI_WS can similarly be programmed us-
ing WSDIV to control the serial frame length from 1 to
512 bits.
The preferred application of the clock system options is
to use AI_OSCLK as A/D master clock, and let the A/D
converter be timing master over the serial interface
(SER_MASTER=0).
In case of use of an external codec (e.g. the AD1847 or
CS4218) for common Audio In and Audio Out use, it may
not be possible to independently control the A/D and D/
A system clocks. In that case it is recommended that the
Audio Out clock system DDS is used to provide a single
master A/D and D/A clock. The Audio Out, or the D/A
converter, can be used as serial interface timing master,
and Audio In is set to be slave to the serial frame deter-
FREQUENCY
AI_OSCLK
AI_SCK
AI_WS
div N+1
SCKDIV
div N+1
Square Wave DDS
3
× DSPCPUCLK
AI_SD
SER_MASTER
Serial To Parallel Converter
16
LEFT[15:0]
RIGHT[15:0]
sample_clock
(e.g. 64
×f
s)
WSDIV
31
0
70
0
8
(e.g. 256
×f
s)
Figure 8-1. Audio In clock system and I/O interface.
FREQUENCY
2
31
f
OSCLK
2
32
9 f
DSPCPU
--------------------------------
+
=
Table 8-2. Sample Rate Settings (fDSPCPUCLK=133
MHz)
fs
OSCLK
SCK
FREQUENCY
SCKDIV
44.1 kHz
256fs
64fs
2187991971
3
48.0 kHz
256fs
64fs
2191574340
3
44.1 kHz
384fs
64fs
2208246133
5
48.0 kHz
384fs
64fs
2213619686
5
FREQUENCY
f
OSCLK
2
32
3 f
DSPCPU
--------------------------------
=
SCKDIV
0 255
[,
]
∈
f
AISCK
f
AIOSCLK
SCKDIV
1
+
-----------------------------------
=
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