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參數(shù)資料
| 型號： | 82801FB |
| 廠商： | Intel Corp. |
| 英文描述： | Intel I/O Controller Hub 6 (ICH6) Family |
| 中文描述： | 英特爾I / O控制器集線器6（ICH6）家庭 |
| 文件頁數(shù)： | 140/462頁 |
| 文件大?。?/td> | 3450K |
| 代理商： | 82801FB |
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Functional Description
5-84
Intel
82801BA ICH2 Datasheet
5.12.11
Clock Generators
The clock generator is expected to provide the frequencies shown in
Table 5-52
.
5.12.12
Legacy Power Management Theory of Operation
Instead of relying on ACPI software, legacy power management uses BIOS and various hardware
mechanisms. ICH2 has a greatly simplified method for legacy power management compared with
previous generations (e.g., PIIX4).
The scheme relies on the concept of detecting when individual subsystems are idle, detecting when
the whole system is idle, and detecting when accesses are attempted to idle subsystems.
However, the operating system is assumed to be at least APM enabled. Without APM calls, there is
no quick way to know when the system is idle between keystrokes. The ICH2 does not support the
burst modes found in previous components (e.g., PIIX4)
Desktop APM Power Management
The ICH2 has a timer that, when enabled by the 1MIN_EN bit in the SMI Control and Enable
Register, generates an SMI# once per minute. The SMI handler can check for system activity by
reading the DEVACT_STS register. If none of the system bits are set, the SMI handler can
increment a software counter. When the counter reaches a sufficient number of consecutive
minutes with no activity, the SMI handler can then put the system into a lower power state.
If there is activity, various bits in the DEVACT_STS register are set. Software clears the bits by
writing a 1 to the bit position.
The DEVACT_STS Register allows for monitoring various internal devices, or Super I/O devices
(SP, PP, FDC) on LPC or PCI, keyboard controller accesses, or audio functions on LPC or PCI.
Other PCI activity can be monitored by checking the PCI interrupts.
Table 5-52. ICH2 Clock Inputs
Clock
Domain
Frequency
Source
Usage
CLK66
66 MHz
Main Clock
Generator
Should be running in all Cx states. Stopped in S3 ~ S5
based on SLP_S3# assertion.
PCICLK
33 MHz
Main Clock
Generator
Free-running PCI Clock to ICH2. Stopped in S3 ~ S5 based
on SLP_S3# assertion.
CLK48
48 MHz
Main Clock
Generator
Used by USB Controllers. Stopped in S3 ~ S5 based on
SLP_S3# assertion.
CLK14
14.318 MHz
Main Clock
Generator
Used by ACPI timers. Stopped in S3 ~ S5 based on
SLP_S3# assertion.
AC_BIT_CLK
12.288 MHz
AC’97 Codec
AC’97 Link. Control policy is determined by the clock source.
APICCLK
16.67 MHz
or 33 MHz
Main Clock
Generator
Used for ICH2-processor interrupt messages. Should be
running in C0, C1 and C2. Stopped in S3 ~ S5 based on
SLP_S3# assertion.
LAN_CLK
0.8 to
50 MHz
LAN Connect
LAN Connect link. Control policy is determined by the clock
source.
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