
CONTENTS
3.1.22 EPMRADEISA-TO-PCI MEMORY REGION ATTRIBUTES REGISTER
ààààààààààà 44
3.1.23 MEMREGN
[
4:1
]
DEISA-TO-PCI MEMORY REGION ADDRESS REGISTERS
àààà 45
3.1.24 IOREGN
[
4:1
]
DEISA-TO-PCI I/O REGION ADDRESS REGISTERS
àààààààààààààà 46
3.1.25 BTMRDBIOS TIMER BASE ADDRESS REGISTER
àààààààààààààààààààààààààààààà 46
3.1.26 ELTCRDEISA LATENCY TIMER CONTROL REGISTER
ààààààààààààààààààààààààà 47
3.2 I/O Registers
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 47
3.2.1 BIOSTMDBIOS TIMER REGISTER
ààààààààààààààààààààààààààààààààààààààààààààààà 47
PAGE
4.0 ADDRESS DECODING
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 48
4.1 PCI Cycle Address Decoding
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 50
4.1.1 MEMORY SPACE ADDRESS DECODING
àààààààààààààààààààààààààààààààààààààààà 51
4.1.1.1 Main Memory Decoding (MEMCS
Y
)
ààààààààààààààààààààààààààààààààààààààààà 51
4.1.1.2 BIOS Memory Space
àààààààààààààààààààààààààààààààààààààààààààààààààààààààà 54
4.1.1.3 Subtractively And Negatively Decoded Cycles To EISA
ààààààààààààààààààààààà 54
4.1.2 PCEB CONFIGURATION REGISTERS
àààààààààààààààààààààààààààààààààààààààààààà 56
4.1.3 PCEB I/O REGISTERS
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 56
4.1.4 POSITIVELY DECODED COMPATIBILITY I/O REGISTERS
ààààààààààààààààààààààà 56
4.1.4.1 ESC Resident PIC Registers
ààààààààààààààààààààààààààààààààààààààààààààààààà 57
4.1.4.2 EISA Resident IDE Registers
ààààààààààààààààààààààààààààààààààààààààààààààààà 57
4.2. EISA Cycle Address Decoding
àààààààààààààààààààààààààààààààààààààààààààààààààààààààà 58
4.2.1 POSITIVELY DECODED MEMORY CYCLES TO MAIN MEMORY
ààààààààààààààààà 58
4.2.2 PROGRAMMABLE EISA-TO-PCI MEMORY ADDRESS REGIONS
ààààààààààààààààà 61
4.2.3 PROGRAMMABLE EISA-TO-PCI I/O ADDRESS REGIONS
ààààààààààààààààààààààà 61
4.2.4 EXTERNAL EISA-TO-PCI I/O ADDRESS DECODER
àààààààààààààààààààààààààààààà 62
4.3 Palette DAC Snoop Mechanism
àààààààààààààààààààààààààààààààààààààààààààààààààààààààà 62
5.0 PCI INTERFACE
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 62
5.1 PCI Bus Transactions
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 63
5.1.1 PCI COMMAND SET
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 63
5.1.2 PCI CYCLE DESCRIPTIONS
àààààààààààààààààààààààààààààààààààààààààààààààààààààà 64
5.1.2.1 Interrupt Acknowledge
ààààààààààààààààààààààààààààààààààààààààààààààààààààààà 64
5.1.2.2 Special Cycle
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 65
5.1.2.3 I/O Read
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 65
5.1.2.4 I/O Write
àààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 65
5.1.2.5 Memory Read
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 66
5.1.2.6 Memory Write
ààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààààà 67
5.1.2.7 Configuration Read, Configuration Write
àààààààààààààààààààààààààààààààààààààà 67
5.1.2.8 Memory Read Multiple
ààààààààààààààààààààààààààààààààààààààààààààààààààààààà 68
4