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參數(shù)資料
| 型號(hào)： | 79RC32V334-100BBI |
| 英文描述： | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 中文描述： | 微處理器| 32位|的BGA | 256PIN |塑料 |
| 文件頁數(shù)： | 334/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V334-100BBI |
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IDT Ethernet Interfaces
Ethernet Register Description
79RC32438 User Reference Manual
11 - 6
November 4, 2002
Notes
Because the packet portion of the collision window for a frame to be transmitted fits entirely in the
output FIFO, and remains there until it is transmitted without collision, there is never a need to re-fetch data
to be transmitted.
When an output FIFO underflow occurs during packet transmission, then the UND bit is set in the
ETH[0|1]INTFC register and also in the DEVCS field of the DMA descriptor if the ITS bit is not set in the
ETH[0|1]INTFC register. The state of the UND bit in the ETH[0|1]INTFC register
is presented to the interrupt
controller as an interrupt source.
When the MAC observes a valid preamble and start of frame delimiter, it begins receiving an Ethernet
frame. If the destination address in the packet is not rejected by the address recognition logic, the packet
data is written by the MAC into the input FIFO. Once data beyond the collision window is received without
error, the DMA Controller is signalled that valid packet data exists in the input FIFO. If a collision is detected
within the collision window programmed in the COLWIN field, the resulting runt frame is automatically
flushed from the input FIFO by the MAC.
Note:
Collision frames, runt frames, and frames whose destination addresses are not accepted
by the address recognition logic are never passed to the DMA Controller.
When an input FIFO overflow occurs during packet reception, the OVR bit is set in the ETH[0|1]INTFC
register. If less than 64-bytes of the packet have been written into the FIFO, then the packet is discarded
from the input FIFO. If 64-bytes or more have been written into the FIFO, the remaining bytes of the packet
are discarded but data already written to the FIFO is not flushed. When the DMA transfers a packet in which
an overflow occurred to memory, the OVR bit is set in the DEVCS field of the DMA descriptor. The state of
the OVR bit in the ETH[0|1]INTFC
register
is presented to the interrupt controller as an interrupt source.
JAM
Description:
Transmit Half Duplex Flow Control.
When this bit is set to 1, the Ethernet MAC transmits a
preamble on the wire causing other MACs to defer. This may be used as a means of achieving
half duplex flow control. When this bit is set to 0, the preamble is not transmitted.
Initial Value:
0x0
Read Value:
Previous value written
Write Effect:
Modify value
OVR
Description:
Input FIFO Overflow.
This bit is set to 1 when the input FIFO overflows. If the overflow occurs
before 64-bytes of a packet are received and written into the input FIFO, then the entire contents
of the packet are discarded. If more than 64-bytes of the packet are received and written into the
input FIFO and an overflow occurs, then the remaining bytes of the packet are discarded and the
OVR bit is set in the DMA descriptor when the packet is transferred to memory. Once the input
FIFO overflows, all subsequent packets are discarded until space becomes available in the input
FIFO. Note that for all other errors, packets are received.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
UND
Description:
Output FIFO Underflow.
This bit is set to 1 if frame transmission is aborted due to an output
FIFO underflow. An output FIFO underflow condition would typically be due to latencies within
the system and should not occur under normal operating conditions. When this condition occurs,
the remainder of the data for the current frame is discarded. However, subsequent frames are
transmitted properly.
Initial Value:
0x0
Read Value:
Status
Write Effect:
Sticky bit (a sticky bit is set by the hardware and can only be cleared by the CPU)
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