參數(shù)資料
型號(hào)： 79RC32V334-100BBI
英文描述： MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁數(shù)： 156/654頁
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代理商： 79RC32V334-100BBI
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IDT Clocking and Initialization
Reset/Initialization Registers
79RC32438 User Reference Manual
3 - 6
November 4, 2002
Notes
Reset/Initialization Registers
Boot Configuration Vector Register
Figure 3.5 Boot Configuration Vector Register (BCV)
Warm Reset
A warm reset may be initiated by one of seven conditions:
–
Assertion of the reset pin (RSTN) by an external agent
–
A CPU write of 0x8000_0001 to the Reset (RESET) register
–
An IPBus transaction timer time-out
–
A watchdog timer time-out with the WRE bit set in the ERRCS register
–
A CPU or PCI master write setting the Warm Reset (WR) bit in the PCI Management (PCIMGT)
register in PCI configuration space
–
Assertion of the PCI reset signal (PCIRSTN) when operating in PCI satellite mode
–
Generation of a processor reset by EJTAG debug software by setting of the PrRst bit in the EJTAG
control register (i.e., assertion of the EJ_PrRst output signal by the CPU core).
When one of these conditions occurs, the RC32438 asserts the RSTN pin for a minimum of 4096 CLK
clock cycles. The RC32438 then tri-states RSTN and waits an additional 4096 CLK clock cycles and exam-
ines the state of the RSTN pin and the PCIRSTN pin if the PCI interface is selected to operate in satellite
mode by the boot configuration vector. If RSTN is negated and if the PCI interface is selected to operate in
satellite mode, the de-glitched PCIRSTN signal is also negated, and the CPU begins execution by taking a
MIPS soft reset exception.
1
If RSTN is still asserted, the warm reset procedure above is repeated. If the PCI
interface is selected to operate in satellite mode and the de-glitched PCIRSTN signal is asserted, then the
RC32438 remains in a warm reset until it is negated (or until RSTN is asserted again at which point the
warm reset process repeats).
The delay between tri-stating the RSTN pin and then sampling whether it is asserted allows the signal to
be pulled up with a resistor. During a warm reset, all memory and peripheral bus transactions are inhibited.
The DDR Controller continues operation across warm resets and may generate a refresh transaction during
a warm reset.
A warm reset causes the following:
All blocks within the RC32438 are reset with the exception of the CPU, CPU BIU and IPBus moni-
tor
The CPU to take a MIPS soft reset exception
BCV
Description:
Boot Configuration Vector.
This field contains the boot configuration vector read in by the
RC32438 during a cold reset. See Table 3.3 for a description of the encoding of this vector.
Initial Value:
Boot configuration vector
Read Value:
Boot configuration vector
Write Effect:
Read-only
1.
The assertion of CSN[0] will occur no sooner than 16 clock cycles after the RC32438 samples RSTN negated.
BCV
0
31
16
0
16
BCV
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79RC32V334-150BBI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 150MHz 3.3V 256-Pin BGA 制造商:IDT from Components Direct 功能描述:32BIT MICROPROCESSOR RC32300 MIPS-II 150MHZ 3.3V - Trays 制造商:IDT 功能描述:IDT 79RC32V334-150BBI, 32Bit Microprocessor RC32300 MIPS-II 150MHz 3.3V 256-Pin BGA
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