參數(shù)資料
型號(hào)： 79RC32V332-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁(yè)數(shù)： 439/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V332-100DH
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IDT Debugging and Performance Monitoring
IPBus Monitor Registers
79RC32438 User Reference Manual
18 - 3
November 4, 2002
Notes
The Trigger Condition (TC) bit in the IPBMTCFG allows the AND or OR of trigger conditions selected in
the IPBMTS register to result in a trigger event. Trigger conditions are defined by system events, such as a
warm reset, or by conditions specified in the IPBus Monitor Trigger Condition [0..3] registers
(IPBMTC[0..3]). Each time a trigger event occurs, the value in the TCOUNT field of IPBMTCFG is decre-
mented. When TCOUNT reaches zero, a final trigger event occurs.
The IPBus monitor uses two external pins. One of these is an alternate function input of GPIO[29]
(IPBMTRIGINP) whose level can be selected as a trigger condition. The other is an output pin (IPBMTRI-
GOUTP) that is toggled or pulsed when a trigger event occurs. The TIP and TOM fields of IPBMTCFG
control the behavior of these signals. There is a delay of 4 ICLK cycles between a transition on the
IPBMTRIGOUTP signal and a final trigger event. There is a delay of 5 ICLK cycles between assertion of the
IPBMTRIGINP input (a GPIO alternate function) and detection of this event by the IPBus monitor.
The IPBus monitor allows transactions to be filtered “in” or “out” depending on conditions specified in the
IPBus Monitor Filter Control [0..2] (IPBMFC[0..2]) registers. If a transaction has been filtered “out,” then
none of the clock cycle records or the transaction summary record for that transaction are recorded in on-
chip memory. If a transaction is filtered “in,” then all clock cycle and transaction summary records for that
transaction are recorded in on-chip memory. When the EN bit in IPBus Monitor Filter Select (IPBMFS)
register is set, filtering is enabled. The Filter Condition (FC) field controls which transactions are recorded.
The remaining bits in this register allow one to select which filter conditions are enabled.
The IPBus monitor contains a free running counter that is incremented on each rising edge of ICLK. The
time stamp (TS) field in each transaction summary record contains the value of this counter. If the number
of ICLK clock cycles between the previous and current transaction summary records is greater than or
equal to 2
23
, the overflow (OVR) bit is set in the transaction summary record and the value of the TS field
should be disregarded.
The IPBus Monitor Trigger Time (IPBMTT) register contains the value of the free running counter when
a final trigger condition occurs.
After a final trigger condition is recorded, the address of the first transaction summary record that was
recorded in on-chip memory is saved in the ADDR field of the IPBus Monitor Trigger Position (IPBMTP)
register. For example, if the final trigger condition occurs due to a data transfer on the IPBus and a clock
cycle record format transaction is recorded in on-chip memory for this data transfer, then IPBMTP points to
the transactions summary record for that transaction. IPBMTP may not actually point to the transaction
summary record that generated the final trigger condition since the clock cycle record and even the transac-
tion summary record may have been filtered “out.” In these cases, IPBMTP points to the first transaction
summary record stored in on-chip memory after a final trigger condition.
The bus master index referred to in this section corresponds to the IPBus master indices listed in Table
5.1 of Chapter 5, Bus Arbitration.
Note:
A warm reset does not modify the state of IPBus monitor registers or on-chip memory. A
cold reset does not modify the state of on-chip memory but does modify the state of IPBus
monitor registers.
IPBus Monitor Registers
IPBus Monitor Trigger Configuration Register
Figure 18.2 IPBus Monitor Trigger Configuration Register (IPBMTCFG)
IPBMTCFG
0
31
TIP
1
TCOUNT
8
TOM
2
EN
1
TC
1
FT
1
RA
1
RC
1
RTCOUNT
8
0
7
DIE
1
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