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參數(shù)資料
| 型號： | 79RC32V332-100DH |
| 英文描述： | MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 中文描述： | 微處理器| 32位| QFP封裝| 208PIN |塑料 |
| 文件頁數(shù)： | 28/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V332-100DH |
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IDT List of Figures
79RC32438 User Reference Manual
viii
November 4, 2002
Notes
Figure 16.3
Figure 16.4
Figure 16.5
Figure 16.6
Figure 16.7
Figure 16.8
Figure 16.9
Figure 17.1
Figure 17.2
Figure 18.1
Figure 18.2
Figure 18.3
Figure 18.4
Figure 18.5
Figure 18.6
Figure 18.7
Figure 18.8
Figure 18.9
Figure 18.10 IPBus Monitor Filter Control 0 Register (IPBMFC0).....................................................18-12
Figure 18.11 IPBus Monitor Filter Control 1 Register (IPBMFC1......................................................18-13
Figure 18.12 IPBus Monitor Filter Control 2 Register (IPBMFC2).....................................................18-13
Figure 18.13 IPBus Monitor Record Control Register (IPBMRC)......................................................18-14
Figure 18.14 IPBus Monitor Trigger Position Register (IPBMTP)......................................................18-15
Figure 18.15 IPBus Monitor Trigger Time Register (IPBMTT)...........................................................18-15
Figure 18.16 IPBus Monitor Transaction Summary Record Format..................................................18-16
Figure 18.17 IPBus Monitor Clock Cycle Record Format..................................................................18-17
Figure 18.18 Event Monitor Control Register (EMC).........................................................................18-20
Figure 18.19 Event Monitor [0..7] Count Register (EM[0..7]COUNT)................................................18-20
Figure 18.20 Event Monitor 0 Compare Register (EM0COMPARE).................................................18-21
Figure 19.1
Dual TAP Controller Block Diagram...............................................................................19-1
Figure 19.2
Diagram of the JTAG Logic............................................................................................19-2
Figure 19.3
State Diagram of RC32438’s TAP Controller.................................................................19-3
Figure 19.4
Diagram of Observe-only Input Cell................................................................................19-4
Figure 19.5
Diagram of Output Cell...................................................................................................19-4
Figure 19.6
Diagram of Output Enable Cell.......................................................................................19-5
Figure 19.7
Diagram of Bidirectional Cell.........................................................................................19-5
Figure 19.8
System Controller Device ID Instruction Format.............................................................19-8
Figure 20.1
Simplified EJTAG Block Diagram...................................................................................20-2
Figure 20.2
Virtual Address Spaces with Debug Mode Segments....................................................20-8
Figure 20.3
Debug Register Format................................................................................................20-26
Figure 20.4
DEPC Register Forma..................................................................................................20-29
Figure 20.5
DESAVE Register Format............................................................................................20-30
Figure 20.6
DCR Register Format...................................................................................................20-31
Figure 20.7
Instruction Breakpoint Overview...................................................................................20-33
Figure 20.8
Data Breakpoint Overview............................................................................................20-33
Figure 20.9
IBS Register Format.....................................................................................................20-44
Figure 20.10 IBAn Register Format...................................................................................................20-44
Figure 20.11 IBMn Register Format...................................................................................................20-45
Figure 20.12 IBASIDn Register Format.............................................................................................20-45
Figure 20.13 IBCn Register Format...................................................................................................20-46
Figure 20.14 DBS Register Format....................................................................................................20-47
Figure 20.15 DBAn Register Format..................................................................................................20-48
Figure 20.16 DBMn Register Format.................................................................................................20-49
Figure 20.17 DBASIDn Register Format............................................................................................20-49
Figure 20.18 DBCn Register Format.................................................................................................20-50
SPI Control Register (SPC)............................................................................................16-4
Serial Peripheral Interface (SPI) Clock/Data Timing.......................................................16-5
SPI Status Register (SPS)..............................................................................................16-5
SPI Data Register (SPD)................................................................................................16-6
Serial I/O Function Register (SIOFUNC)........................................................................16-7
Serial I/O Configuration Register (SIOCFG)...................................................................16-8
Serial I/O Data Register (SIOD)......................................................................................16-9
On-chip Memory Base Register (OCMBASE)................................................................17-1
On-chip Memory Mask Register (OCMMASK)...............................................................17-2
IPBus Monitor On-Chip Memory Usage.........................................................................18-2
IPBus Monitor Trigger Configuration Register (IPBMTCFG)..........................................18-3
IPBus Monitor Trigger Select Register (IPBMTS)...........................................................18-6
IPBus Monitor Manual Trigger Register (IPBMMT)........................................................18-8
IPBus Monitor Trigger Condition 0 Register (IPBMTC0)................................................18-9
IPBus Monitor Trigger Condition 1 Register (IPBMTC1)................................................18-9
IPBus Monitor Trigger Condition 2 Register (IPBMTC2)..............................................18-10
IPBus Monitor Trigger Condition 3 Register (IPBMTC3)..............................................18-10
IPBus Monitor Filter Select Register (IPBMFS)............................................................18-11
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| 79RC32V332-100DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 79RC32V332-133DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC |
| 79RC32V332-133DHGI | 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk |
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