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參數(shù)資料
| 型號： | 71M6541G-IGT/F |
| 廠商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分類： | 模擬信號調理 |
| 英文描述： | SPECIALTY ANALOG CIRCUIT, PQFP64 |
| 封裝： | LEAD FREE, LQFP-64 |
| 文件頁數(shù)： | 25/165頁 |
| 文件大?。?/td> | 2208K |
| 代理商： | 71M6541G-IGT/F |
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120
2008–2011 Teridian Semiconductor Corporation
v1.1
Name
Location
Rst Wk
Dir
Description
PLL_FAST
2200[4]
0
R/W
Controls the speed of the PLL and MCK.
1 = 19.66 MHz (XTAL * 600)
0 = 6.29 MHz (XTAL * 192)
PLS_MAXWIDTH[7:0]
210A[7:0]
FF FF R/W
PLS_MAXWIDTH[7:0] determines the maximum width of the pulse (low-going
pulse if PLS_INV=0 or high-going pulse if PLS_INV=1). The maximum pulse
width is (2*PLS_MAXWIDTH[7:0] + 1)*TI. Where TI is PLS_INTERVAL[7:0] in
units of CK_FIR clock cycles. If PLS_INTERVAL[7:0] = 0 or
PLS_MAXWIDTH[7:0] = 255, no pulse width checking is performed and the
output pulses have 50% duty cycle. See 2.3.6.2 VPULSE and WPULSE.
PLS_INTERVAL[7:0]
210B[7:0]
0
R/W
PLS_INTERVAL[7:0] determines the interval time between pulses. The time
between output pulses is PLS_INTERVAL[7:0]*4 in units of CK_FIR clock
cycles. If PLS_INTERVAL[7:0] = 0, the FIFO is not used and pulses are output
as soon as the CE issues them. PLS_INTERVAL[7:0] is calculated as follows:
PLS_INTERVAL[7:0] = Floor ( Mux frame duration in CK_FIR cycles / CE pulse
updates per Mux frame / 4 )
For example, since the 71M654x CE code is written to generate 6 pulses in one
integration interval, when the FIFO is enabled (i.e., PLS_INTERVAL[7:0]
≠ 0)
and that the frame duration is 1950 CK_FIR clock cycles, PLS_INTERVAL[7:0]
should be written with Floor(1950 / 6 / 4) = 81 so that the five pulses are
evenly spaced in time over the integration interval and the last pulse is issued
just prior to the end of the interval. See 2.3.6.2 VPULSE and WPULSE.
PLS_INV
210C[0]
0
R/W
Inverts the polarity of WPULSE and VARPULSE. Normally, these pulses are
active low. When inverted, they become active high. PLS_INV has no effect
on XPULSE or YPULSE.
PORT_E
270C[5]
0
R/W
Enables outputs from the pins SEGDIO0-SEGDIO15. PORT_E = 0 after reset
and power-up blocks the momentary output pulse that would occur on
SEGDIO0 to SEGDIO15.
PRE_E
2704[5]
0
R/W Enables the 8x pre-amplifier.
PREBOOT
SFRB2[7]
–
R
Indicates that pre-boot sequence is active.
RCMD[4:0]
SFR FC[4:0]
0
R/W
When the MPU writes a non-zero value to RCMD[4:0], the IC issues a
command to the appropriate remote sensor. When the command is complete,
the IC clears RCMD[4:0].
RESET
2200[3]
0
W
When set, writes a one to WF_RSTBIT and then causes a reset.
RFLY_DIS
210C[3]
0
R/W
Controls how the IC drives the power pulse for the 71M6x01. When set, the
power pulse is driven high and low. When cleared, it is driven high followed
by an open circuit fly-back interval.
相關PDF資料 |
PDF描述 |
|---|---|
| 71M6541F-IGT/F | SPECIALTY ANALOG CIRCUIT, PQFP64 |
| 71M6543F-IGT/F | SPECIALTY ANALOG CIRCUIT, PQFP100 |
| 71M6543H-IGTR/F | SPECIALTY ANALOG CIRCUIT, PQFP100 |
| 71M6543F-IGTR/F | SPECIALTY ANALOG CIRCUIT, PQFP100 |
| 71M6543H-IGT/F | SPECIALTY ANALOG CIRCUIT, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| 71M6541GT-IGTR/F | 功能描述:IC ENERGY METER 64-LQFP 制造商:maxim integrated 系列:Single Converter Technology? 包裝:帶卷（TR） 零件狀態(tài):停產 輸入阻抗:- 測量誤差:0.1% 電壓 - I/O 高:2V 電壓 - I/O 低:0.8V 電流 - 電源:- 電壓 - 電源:3 V ~ 3.6 V 表計類型:單相 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應商器件封裝:64-LQFP（10x10） 標準包裝:1,500 |
| 71M6542F | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:71M6541D/71M6541F/71M6541G/71M6542F/71M6542G 是 TeridianTM 的第4 代高集成度單相電表SoC |
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