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參數(shù)資料
| 型號： | 668-0011 |
| 廠商： | Rabbit Semiconductor |
| 文件頁數(shù)： | 76/312頁 |
| 文件大小： | 0K |
| 描述： | IC MPU RABIT3000A 55.5MHZ128LQFP |
| 標(biāo)準(zhǔn)包裝： | 2 |
| 系列： | Rabbit 3000 |
| 處理器類型： | Rabbit 3000 8-位 |
| 速度： | 55.5MHz |
| 電壓： | 2.5V，2.7V，3V，3.3V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 316-1043 |
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157
19. SLAVE PORT
19.1 Overview
The slave port is a parallel communication port that can be used to communicate with an
external master device. The slave port consists of three data input and data output regis-
ters, and a status register.
The data input registers are written by the master (the external device) and are read by the
processor. The data output registers are written by the processor and are read by the master.
Note that the data registers are named from the point of view of the processor. The slave
device can only read the data input registers and write to the data output registers. Similarly,
the master device can only read the data input registers and write the data output registers.
Both devices can read and write to the status register.
The status register contains the interrupt status bits and a status flag corresponding to each
data input or data output register to indicate the empty or full status of the data register.
Data registers are marked full when written by the source side of the interface, and are
marked empty when read by the destination side of the interface.
The hardware interface to the external master consists of an 8-bit bidirectional data bus
with a read strobe, write strobe, and chip select. There are two address lines that select one
of the three data registers or the status register.
A slave attention signal is asserted when the processor writes to one of the slave port data
registers (SPD0R), and can be deasserted by the master by performing a dummy write to
the status register. This signal can be used to interrupt the master to indicate that the mas-
ter needs to read data from the slave.
The slave port interrupt is asserted when the master writes to SPD0R. The processor clears
this interrupt condition by writing to the status register.
Table 19-1. Slave Port Addresses
Slave Port Address
Slave Port Register
00
Data Register 0
01
Data Register 1
10
Data Register 2
11
Status Register
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 6PAIC3106IRGZRQ1 | IC AUDIO CODEC STEREO 48-QFN |
| 70001851 | DEVICE SERVER 1PORT SRL-ETHERNET |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| 6680-01-116-1989 | 制造商:AAI 功能描述: |
| 6680011217619 | 制造商: 功能描述: 制造商:undefined 功能描述: |
| 6680-01-130-2102 | 制造商:XERTEXC 功能描述:6680-01-130-2102 |
| 6680011498868 | 制造商: 功能描述: 制造商:undefined 功能描述: |
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