參數(shù)資料
型號： 28236-12
廠商： MINDSPEED TECHNOLOGIES INC
元件分類： 數(shù)字傳輸電路
英文描述： ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA388
封裝： BGA-388
文件頁數(shù)： 334/443頁
文件大小： 4535K
代理商： 28236-12
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28236-DSH-001-A
Mindspeed Technologies
–Continued Distinguishing Features–
New Features
3.3 V, 388 BGA lowers power and
eases PCB assembly
AAL3/4 CPCS generation and
checking
PCI 2.1, including support for serial
EEPROM
Enhancements to xBR Traffic
Manager
– fewer ABR templates
– improved CBR tunneling
Reduced memory size for VCC
lookup tables
Increased addressing flexibility
Additional byte lane swappers for
increased system flexibility
UTOPIA level 2, 8/16 bit 50 MHz
Programmable size routing tags up
to 64 byte cells
Selectable single/separate UTOPIA
clocks
Interworking function for AAL1 and 2
scheduling
– Cell on demand scheduling
Updated PM-OAM processing per i.610
SECBC calculated per GR-1248
Paging function in order to gluelessly
control RS8228 cell delineator (SAR
provides power)
Robust EEPROM operation
Compact PCI Hot Swap capabilities
Master PCI write over read arbitration
control
Increase incoming DMA FIFO buffer
from 2 kB to 8 kB
Prepended VCC index on RSM BOM
cells
Optional reference clock drive
scheduler
Head of Line Flushing (HoLF)
mechanism
Internal loopback in multiPHY mode
Programmable number of slots that
the scheduler can fall behind
xBR Traffic Management
TM4.1 Service Classes
– CBR
– VBR (single, dual and CLP-based
leaky buckets)
– Real time VBR
– ABR
– UBR
– GFC (controlled & uncontrolled
flows)
– Guaranteed Frame Rate (GFR)
(guaranteed MCR on UBR VCCs)
16 levels of priorities (16 + CBR)
Dynamic per-VCC scheduling
Multiple programmable ABR
templates (supplied by Mindspeed or
user)
Scheduler driven by selectable clock
– Local system clock
– External reference clock
Internal RM OAM cell feedback path
Virtual FIFO buffer rate matching
(Source Rate Matching)
Per-VCC MCR and ICR
Tunneling
– VP tunnels (VCI interleaving on
PDU boundaries)
– CBR tunnels (cells interleaved as
UBR, VBR or ABR with an
aggregate CBR limit)
155 Mbps full duplex (two cell PDUs)
Multi-Queue Segmentation Processing
32 transmit queues with optional
priority levels
64 K VCCs maximum
AAL5 and AAL3/4 CPCS generation
AAL0 Null CPCS (optional use of PTI
for PDU demarcation)
ATM cell header generation
Raw cell mode (52 octet)
200 Mbps half duplex
155 Mbps full duplex (w/ 2-cell PDUs)
Variable length transmit FIFO buffer -
CDV - host latency matching (one to
nine cells)
Symmetric Tx and Rx architecture
– buffer descriptors
– queues
User defined field circulates back to
the host (32 bits)
Distributed host or SAR-shared
memory segmentation
Simultaneous segmentation and
reassembly
Per-PDU control of CLP/PTI (UBR)
Per-PDU control of AAL5 UU field
Message and streaming status
modes
Virtual Tx FIFO buffer (PCI host)
Multi-Queue Reassembly Processing
32 reassembly queues
64 K VCCs maximum *
AAL5 and AAL3/4 CPCS checking
AAL0
– PTI termination
– Cell count termination
Early Packet Discard, based on:
– Receive buffer underflow
– Receive status overflow
– CLP with priority threshold
– AAL5 max PDU length
– Rx FIFO buffer full
– Frame relay DE with priority
threshold
– LECID filtering and echo
suppression
– Per-VCC firewalls
Dynamic channel lookup (NNI or UNI
addressing)
– Supports full address space
– Deterministic
– Flexible VCI count per VPI
– Optimized for signalling address
assignment
Message and streaming status
modes
Raw cell mode (52 octet)
200 Mbps half duplex
155 Mbps full duplex (w/ 2-cell
PDUs)
Distributed host or SAR-shared
memory reassembly
Eight programmable reassembly
hardware time-outs (per-VCC
assignable)
Global max PDU length for AAL5
Per-VCC buffer firewall (memory
usage limit)
Simultaneous reassembly and
segmentation
Idle cell filtering
High Performance Host Architecture
with Buffer Isolation
Write-only control and status
Read multiple command for data
transfer
Up to 32 host clients control and
status queues
Physical or logical clients
– Enables peer-to-peer architecture
Descriptor-based buffer chaining
Scatter/gather DMA
Endian neutral (allows data word and
control word byte swapping, for both
big and little endian systems)
Non-word (byte) aligned host buffer
addresses
Automatically detects presence of Tx
data or Rx free buffers
Virtual FIFO buffers (PCI bursts
treated as a single address)
Hardware indication of BOM
Allows isolation of system resources
Status queue interrupt delay
Designer Toolkit
Evaluation hardware and software
Reference schematics
Hardware Programming
Interface-RS823xHPI reference
source code (C)
–Continued–
相關(guān)PDF資料
PDF描述
2885 INTERCONNECTION DEVICE
28C17AFT-20/TS 2K X 8 EEPROM 5V, 200 ns, PDSO28
28C17AT-15/VS 2K X 8 EEPROM 5V, 150 ns, PDSO28
28C64AX-20I/K 8K X 8 EEPROM 5V, 200 ns, CQCC32
28JS161-2 PANEL MOUNT, CABLE TERMINATED, FEMALE, BNC CONNECTOR, CLAMP, JACK
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
282362-1 制造商:TE Connectivity 功能描述:WIRE SEAL - Bulk
2823625 功能描述:工業(yè)繼電器 ST-REL2-KG 24/1 RoHS:否 制造商:TE Connectivity / Kilovac 觸點形式:1 Form A (SPST-NO) 觸點電流額定值: 線圈電壓:9 VDC to 36 VDC 線圈電阻:38 Ohms 線圈電流: 切換電壓: 安裝風(fēng)格:Panel 觸點材料:Silver Palladium
2823638 功能描述:工業(yè)繼電器 ST-REL2-KG 48/1 RoHS:否 制造商:TE Connectivity / Kilovac 觸點形式:1 Form A (SPST-NO) 觸點電流額定值: 線圈電壓:9 VDC to 36 VDC 線圈電阻:38 Ohms 線圈電流: 切換電壓: 安裝風(fēng)格:Panel 觸點材料:Silver Palladium
282365-1 功能描述:集管和線殼 070MULTILOCK PLUG HSG. 2 POS RoHS:否 產(chǎn)品種類:1.0MM Rectangular Connectors 產(chǎn)品類型:Headers - Pin Strip 系列:DF50 觸點類型:Pin (Male) 節(jié)距:1 mm 位置/觸點數(shù)量:16 排數(shù):1 安裝風(fēng)格:SMD/SMT 安裝角:Right 端接類型:Solder 外殼材料:Liquid Crystal Polymer (LCP) 觸點材料:Brass 觸點電鍍:Gold 制造商:Hirose Connector
2823654 功能描述:工業(yè)繼電器 ST-REL2-KG120/1 RoHS:否 制造商:TE Connectivity / Kilovac 觸點形式:1 Form A (SPST-NO) 觸點電流額定值: 線圈電壓:9 VDC to 36 VDC 線圈電阻:38 Ohms 線圈電流: 切換電壓: 安裝風(fēng)格:Panel 觸點材料:Silver Palladium
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