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參數(shù)資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 25/237頁 |
| 文件大?。?/td> | 3214K |
| 代理商： | 28230-13 |
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107
3.0 Functional Description
3.7 PCI Bus Interface
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
The transmit cell synchronization logic supplies a continuous stream of octets
to the transmit ATM physical interface unit, with cell delineation pulses at the
starting byte of every cell. Only complete 53-byte cells are supplied to the ATM
physical interface. If the transmit cell FIFO is empty, the transmit cell synchroni-
zation logic indicates that no more data can be transferred to the framer.
3.7 PCI Bus Interface
The PCI bus interface is compliant with PCI Local Bus Specification, Revision
2.0, except as described in this datasheet. With the exception of HRST* and
HINT*, this interface is completely synchronous to the PCI bus clock (HCLK).
All inputs are sampled at the rising edge of HCLK, and all outputs are driven by
the Bt8230 to be valid before the next rising edge of HCLK.
The maximum PCI bus clock rate supported by the Bt8230 is 33 MHz. The
PCI bus interface logic is clocked directly from the PCI bus clock, while the
remainder of the Bt8230 logic runs off separate system clocks. Synchronizing
registers and FIFOs are implemented in the PCI bus interface to transfer data
between the PCI bus clock (HCLK) and the system clock (SYSCLK) domains.
PCI bus drivers are shared between the master and slave bus interface func-
tional blocks. The PCI bus master logic (within the device) arbitrates via the PCI
bus arbiter (external to the device) for access to the PCI bus; access to the PCI bus
automatically implies access to the bus drivers because no other master can be
concurrently communicating with the slave logic. The bus master logic contends
for the bus on a transaction-by-transaction basis.
The PCI bus interface responds to read and write requests by the host CPU,
allowing access to chip resources by host software. The Bt8230 is also capable of
acting as a DMA bus master on the PCI bus. As a result, the PCI bus interface
implements the full set of address, data, and control signals required to drive the
bus as a master, and contains the logic required to support arbitration for the PCI
bus. Note that the DMA coprocessor and the PCI bus interface are closely linked
and, hence, are shown as one unit.
The PCI bus interface functional blocks are:
I/O drivers and receivers that drive the pins connected to the PCI bus sig-
nals.
PCI bus master logic that allows the bus interface to acquire mastership of
the PCI bus and act as a transaction initiator. The bus master logic also
contains a command decoder that interprets access commands generated
by the DMA coprocessor, and a burst controller for controlling the dura-
tion of each read or write burst. In addition, the bus master logic contains
address counters that allow it to restart and retry burst transfers if required
by the transaction target.
Burst FIFO buffers that store and transfer bursts of data words between the
DMA coprocessor and the PCI bus master logic.
PCI bus slave logic that responds to transactions initiated by other masters
on the PCI bus with the Bt8230 as a target. The bus slave logic also syn-
chronizes data passed back and forth across the clock boundary between
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