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參數(shù)資料
| 型號： | 28230-13 |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PQFP208 |
| 封裝： | PLASTIC, MQFP-208 |
| 文件頁數(shù)： | 196/237頁 |
| 文件大小： | 3214K |
| 代理商： | 28230-13 |
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48
3.0 Functional Description
3.4 Segmentation Coprocessor
Bt8230
ATM Segmentation and Reassembly Controller—SAR
N8230DS1F
3.4 Segmentation Coprocessor
The segmentation coprocessor is responsible for segmenting host or local data
buffers into ATM cells for transmission. For each ATM cell time slot, an internal
scheduler determines if there is a connection that should send a cell or, optionally,
insert an idle cell. The payload for a cell may be read from host memory across
the PCI bus or from local Bt8230 memory. The segmentation coprocessor adds
the ATM header and any programmed adaptation layer formatting. The cell is
then added to the transmit FIFO for eventual transmission. The segmentation
coprocessor is capable of generating all CPCS-PDU overhead for both AAL3/4
and AAL5.
Most segmentation traffic should originate in host memory buffers. The
option to segment from a Bt8230 local memory buffer is intended to allow a local
processor to generate maintenance and signaling messages in local memory.
The major components of the segmentation coprocessor are:
A segmentation controller that performs the segmentation and cell multi-
plexing processing required by the AAL3/4 and AAL5 and ATM protocol
layers, creating interleaved streams of Segmentation and Reassembly
(SAR) PDUs by segmenting multiple CPCS PDUs.
A 128-word transmit FIFO that accepts and buffers segmented cells prior
to transmission to the framer.
A CRC-10 generator responsible for computing a 10-bit Cycle Redun-
dancy Check (CRC) over the 48-byte payload field of each transmitted
cell. This CRC is used for the AAL3/4 and Operation and Maintenance
(OAM) SAR-PDU CRC.
A CRC-32 generator responsible for computing a 32-bit CRC over the 48-
byte payload field of each transmitted cell. This CRC is used for the AAL5
CPCS-PDU CRC.
A flowchart of the internal hardware process is shown in Figure 3-19. A flow
chart of the host interaction with the segmentation coprocessor is shown in
Figure 3-20.
Each VCC can send cells in Variable Bit Rate (VBR) mode or in an Unspeci-
fied Bit Rate (UBR) mode. The parameters for each VBR VCC are individually
specified in terms of the ATM Forum UNI 3.1 Specification, Generic Cell Rate
Algorithm (GCRA) (see Section 2.4, Traffic Scheduling). This algorithm speci-
fies a rate in terms of two parameters: I and L. I is the average intercell interval
for the VCC. L specifies how early a VCC may send a cell relative to the intercell
interval I. Higher values of L allow greater intercell variation and increased burst-
iness of the traffic. The traffic management method used in the segmentation
coprocessor will use the allowed intercell variation in L only as required to multi-
plex multiple VCCs. Setting a high value for L will not increase the burstiness of
a VCC unless the VCC is multiplexed with other VCCs. The values of I and L for
each VCC may be changed during segmentation, if required.
All VCCs that are specified as UBR connections share the bandwidth that is
not allocated by the VBR VCCs. The UBR VCCs are maintained on a circular
queue. The VCC at the top of the queue will transmit an ATM cell during each
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