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參數(shù)資料
| 型號： | ZPSD513B1V |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯，零功耗，16K位SRAM,40個可編程I/O,通用PLD有61個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備（可編程邏輯，零功耗，16K的位的SRAM，40余個可編程輸入/輸出，通用PLD的有61個輸入） |
| 文件頁數(shù)： | 82/142頁 |
| 文件大?。?/td> | 786K |
| 代理商： | ZPSD513B1V |
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ZPSD5XX Famly
7-82
Counter/Timer
Operation
(Cont.)
Figure 43. Counter Clock Generation
RESULTING
DIVISOR VALUE
4
<
= DIV
<
= 280
SCALE BIT
IN GLOBAL CMD
REGISTER
DELAY CYCLE
REGISTER
0
<
= DLCY
= 31
TIMER CLOCK TO
COUNTERS / TIMERS 0 – 3
CLKIN
PIN
Registers CNTR0,CNTR1,CNTR2 and CNTR3 serve as actual counting logic. Registers
IMG0,IMG1,IMG2 and IMG3 serve as images of these Counter/Timers. Depending upon the
selected mode of operation, a Counter can load a new value or transfer its content to the
image register. Registers IMG0 - IMG3 and CNTR0 - CNTR3 are accessible to the
Microcontroller only before setting the start bit (Bit 1 in the Global Command Register).
When CNTR0-CNTR3 are active, the value in the read operation is not guaranteed to be
stable and during a write operation there could be contention between the image register
write and microcontroller write. Therefore the access of registers CNTR0-CNTR3 should
be suspended when the Counter/Timers are active. Only IMG0, IMG1, IMG2 and IMG3
registers are accessible when the Counter/Timers are active.
Tables 23 and 23a give the address map for the various port and Counter/Timer-unit
registers. This address offset map is of the host processor, relative to CSIOP (Chip Select
Input Output Port) i.e. address space allocated by the host Microcontroller to access all the
ZPSD5XX embedded peripherals.
Table 23a is for 16-bit Motorola Microcontrollers which require different address offsets.
Counter/Timer
Registers
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PDF描述 |
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