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參數(shù)資料
| 型號： | ZPSD513B1-70JI |
| 英文描述： | Field-Programmable Peripheral |
| 中文描述： | 現(xiàn)場可編程外圍 |
| 文件頁數(shù)： | 126/153頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | ZPSD513B1-70JI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁當前第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁
PSD5XX Famly
123
-20
-25
EPROM_CMiser
ON
Symbol
Parameter
Conditions
Min Max Min Max
Unit
t
LVLX
t
AVLX
t
LXAX
t
AVQV
t
SLQV
ALE or AS Pulse Width
30
30
0
ns
Address Setup Time
(Note 4)
12
15
0
ns
Address Hold Time
(Note 4)
12
17
0
ns
Address Valid to Data Valid
(Note 4)
200
250
Add 20
ns
CS Valid to Data Valid
200
275
Add 20
ns
RD to Data Valid 8/16-Bit Bus
(Note 1)
50
80
0
ns
RD to Data Valid 8-Bit Bus,
8031 Separate Mode
t
RLQV
(Note 2)
57
90
0
ns
RD to Data Valid from Interrupt Controller (Note 3)
50
90
0
ns
t
RHQX
t
RLRH
t
RHQZ
t
EHEL
t
THEH
t
ELTL
RD Data Hold Time
(Note 1)
0
0
0
ns
RD Pulse Width
(Note 1)
40
70
0
ns
RD to Data High-Z
(Note 1)
45
45
0
ns
E Pulse Width
40
70
0
ns
R/W Setup Time to Enable
20
22
0
ns
R/W Hold Time After Enable
0
0
0
ns
In 16-Bit Data Bus
Mode (Note 5)
t
AVPV
Address Input Valid to
Address Output Delay
40
60
0
ns
In 8-Bit Data Bus
Mode (Note 5)
50
60
0
ns
Read Timng
(3.0 V ± 10%)
Explanation of AC Symbols for Non ZPLD Timing.
Example:
t
AVLX
Time from Address Valid to ALE Invalid.
A
– Address
L
– Logic Level Low or ALE
C
– Power Down
N
– Reset
D
– Input Data
P
– Port Signal
E
– E
Q
– Output Data
H
– Logic Level High
R
– WR, UDS, LDS, DS, IORD, PSEN
I
– Interrupt
S
– Chip Select
T
– R/W
t
– Time
V
– Valid
X
– No Longer a Valid Logic Level
Z
– Float
13.11 Microcontroller Interface –AC/DC Parameters
(ZPSD5XXV Versions)
NOTES:
1. RD timing has the same timing as PSEN, DS, LDS, UDS signals (in 8031 combined mode).
2. RD and PSEN have the same timing for 8031 separate mode.
3. Read to Data Valid of the Interrupt Request Latch and Interrupt Priority Status. RD timing has the same timing as PSEN, DS, LDS,
UDS signals.
4. Any input used to select an internal ZPSD5XX function.
5. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
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