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參數(shù)資料
| 型號： | ZPSD511B1V |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯，零功耗，16K位SRAM,40個可編程I/O,通用PLD有61個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備（可編程邏輯，零功耗，16K的位的SRAM，40余個可編程輸入/輸出，通用PLD的有61個輸入） |
| 文件頁數(shù)： | 58/142頁 |
| 文件大小： | 786K |
| 代理商： | ZPSD511B1V |
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ZPSD5XX Famly
7-58
Page
Register
The Page Register is 4 bits wide and consists of four D flip flops.The outputs of the Register
(PGR0 – PGR3) are connected to the input bus of the ZPLD. By including the four outputs
as inputs to the DPLD, the addressing capability of the microcontroller is increased by a
factor of 16.
Figure 30 shows the Page Register block diagram. Inputs to the four flip flops are connected
to data bus D0-D3. The output of the Register can be read by the microcontroller. The
Register can operate as an independent register to the microcontroller if page mode is not
implemented.
The ZPSD5XX has a programmable security bit which offers protection from unauthorized
duplication. When the security bit is set, the contents of the EPROM, the ZPSD5XX
non-volatile configuration bits and ZPLD data are prevented from being read by EPROM
programmers.
The security bit is set through the PSDsoft Software and is embedded in the compiled
output file. The security bit is UV erasable and a secured part can be erased and then
re-programmed.
Security
Protection
Figure 30. Page Register
DPLD
RS0
GPLD
PPLD
ZPLD
ES0 – 3
PGR0
PGR1
PGR2
PGR3
R/W
D0
D0 – D3
D1
D2
D3
Q0
Q1
Q2
Q3
PAGE
REGISTER
RESET
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