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參數(shù)資料
| 型號(hào)： | ZPSD503B1V-C-20U |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場(chǎng)可編程微控制器外圍設(shè)備 |
| 文件頁(yè)數(shù)： | 126/153頁(yè) |
| 文件大小： | 1036K |
| 代理商： | ZPSD503B1V-C-20U |
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PSD5XX Famly
123
-20
-25
EPROM_CMiser
ON
Symbol
Parameter
Conditions
Min Max Min Max
Unit
t
LVLX
t
AVLX
t
LXAX
t
AVQV
t
SLQV
ALE or AS Pulse Width
30
30
0
ns
Address Setup Time
(Note 4)
12
15
0
ns
Address Hold Time
(Note 4)
12
17
0
ns
Address Valid to Data Valid
(Note 4)
200
250
Add 20
ns
CS Valid to Data Valid
200
275
Add 20
ns
RD to Data Valid 8/16-Bit Bus
(Note 1)
50
80
0
ns
RD to Data Valid 8-Bit Bus,
8031 Separate Mode
t
RLQV
(Note 2)
57
90
0
ns
RD to Data Valid from Interrupt Controller (Note 3)
50
90
0
ns
t
RHQX
t
RLRH
t
RHQZ
t
EHEL
t
THEH
t
ELTL
RD Data Hold Time
(Note 1)
0
0
0
ns
RD Pulse Width
(Note 1)
40
70
0
ns
RD to Data High-Z
(Note 1)
45
45
0
ns
E Pulse Width
40
70
0
ns
R/W Setup Time to Enable
20
22
0
ns
R/W Hold Time After Enable
0
0
0
ns
In 16-Bit Data Bus
Mode (Note 5)
t
AVPV
Address Input Valid to
Address Output Delay
40
60
0
ns
In 8-Bit Data Bus
Mode (Note 5)
50
60
0
ns
Read Timng
(3.0 V ± 10%)
Explanation of AC Symbols for Non ZPLD Timing.
Example:
t
AVLX
Time from Address Valid to ALE Invalid.
A
– Address
L
– Logic Level Low or ALE
C
– Power Down
N
– Reset
D
– Input Data
P
– Port Signal
E
– E
Q
– Output Data
H
– Logic Level High
R
– WR, UDS, LDS, DS, IORD, PSEN
I
– Interrupt
S
– Chip Select
T
– R/W
t
– Time
V
– Valid
X
– No Longer a Valid Logic Level
Z
– Float
13.11 Microcontroller Interface –AC/DC Parameters
(ZPSD5XXV Versions)
NOTES:
1. RD timing has the same timing as PSEN, DS, LDS, UDS signals (in 8031 combined mode).
2. RD and PSEN have the same timing for 8031 separate mode.
3. Read to Data Valid of the Interrupt Request Latch and Interrupt Priority Status. RD timing has the same timing as PSEN, DS, LDS,
UDS signals.
4. Any input used to select an internal ZPSD5XX function.
5. In multiplexed mode latched address generated from ADIO delay to address output on any Port.
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