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參數(shù)資料
| 型號(hào)： | ZPSD503B1V-C-20U |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場(chǎng)可編程微控制器外圍設(shè)備 |
| 文件頁(yè)數(shù)： | 122/153頁(yè) |
| 文件大?。?/td> | 1036K |
| 代理商： | ZPSD503B1V-C-20U |
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PSD5XX Famly
119
-70
-90**
Min
-15
ZPLD_TURBO
OFF
*
0
0
0
0
Symbol
f
MAX
t
CHCL
t
CLCH
t
CHPV
t
CHPV1
Parameter
Conditions
Min
Max
36.00
Max
30.00
Min
Max
22.00
Unit
MHz
ns
ns
ns
Maximum Frequency
Clock High Time
Clock Low Time
Clock to Output Delay
Clock to Watchdog
Output Dealy
Input Setup Time
Relative to Rising
Clock Edge
Input Setup Time
Relative to Rising
Clock Edge
Minimum Clock
Period
10
10
12
12
15
15
28
30
33
50
50
58
Add 10
ns
t
LVCH
Pin Input
15
17
20
Add 10
(Note 2)
ns
t
LVCH1
PLD
Combinatorial
Input
25
27
31
(Note 2)
ns
t
MIN
1/f
MAX
28
33
45
0
ns
Counter/Timer Timng
(5 V ± 10%)
AC/DC Parameters – ZPLDTimng Parameters
(5 V ± 10% Versions)
-70
-90**
-15
ZPLD_TURBO
OFF
*
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
IVIV
Interrupt Request
Input to Interrupt
Output
Read Vector to
Interrupt Request
Clear
Interrupt Request
Minimum Pulse
Width
RD to Data Valid
Interrupt Controller
(Note 3)
40
50
65
0
ns
t
RXIX
30
40
55
0
ns
t
ILIL
18
20
35
0
ns
t
RLQV
(Note 1)
32
38
45
0
ns
Interrupt Timng
(5 V ± 10%)
NOTES:
1.Read to Data Valid of the Interrupt Request Latch and Interrupt Priority Status. RD timing has the same timing as PSEN, DS,
LDS, UDS signals.
2.For inputs which use PPLD only.
3.This timing is only valid when read to the interrupt request latch and priority status latch are not valid.
*
*
If ZPLD_TURBO is off and the ZPLD is operating above 15 MHz, there is no need to add 10 ns to the timing parameters.
**
The -90 speed is available only on Industrial Temperature Range product.
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