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參數(shù)資料
| 型號(hào)： | ZPSD502B1-70UI |
| 英文描述： | Avalanche Bridge Rectifiers |
| 中文描述： | 現(xiàn)場(chǎng)可編程外圍 |
| 文件頁數(shù)： | 110/153頁 |
| 文件大小： | 1036K |
| 代理商： | ZPSD502B1-70UI |
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PSD5XX Famly
107
System
Configuration
(Cont.)
Register Name
Register Function
PAGE REGISTER
A 4-bit register that supports paging.
INTR. READ
CLEAR
Reading this register clears all the pending edge sensitive
interrupts.
INTR.
EDGE/LEVEL
Define interrupt input as level or edge sensitive.
INTR. MASK
Mask selected interrupt input.
INTR.
REQUEST LATCH
A
“
1
”
in the register indicates the corresponding interrupt is
pending.
INTR.
PRIORITY STATUS
The register indicates which pending interrupt has the highest
priority.
1. Configures the PSD SRAM to be accessed by
“
PSEN
”
as
program space (8031 design).
2. Enable the Peripheral I/O Mode of Port A.
VM
PMMR0
PMMR1
Power management registers; enable the PSD Power Down Mode
and other power saving configurations.
STATUS FLAGS
Counter/Timer Freeze Acknowledge bits.
GLOBAL
COMMAND
Specifies the Counter/Timer operation mode; and to start or stop
the Counter/Timers.
DLCY
Specifies the delay cycles to the Counter/Timers.
SOFTWARE
LOAD/STORE
This register enables a load (to the Counter/Timer) or store
(in the Image Register) operation.
FREEZE
COMMAND
This register disables the timer state-machine before access to the
Image Register is allowed.
CMD3 – 0
Command Registers for the configuration of the Counter/Timers.
CNTR3 – 0
The four 16-bit Counter/Timers.
IMG3 – 0
The Image Registers for CNTR3 – 0.
Table 33. Oher Register Function
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ZPSD502B1-90J | Avalanche Bridge Rectifiers |
| ZPSD502B1-90JI | Avalanche Bridge Rectifiers |
| ZPSD502B1-90LI | Avalanche Bridge Rectifiers |
| ZPSD502B1-90LM | Avalanche Bridge Rectifiers |
| ZPSD502B1-90U | Avalanche Bridge Rectifiers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ZPSD512B1-C-90UI | 制造商:WSI 功能描述: |
| ZPSD513B1-C-15L | 制造商:WSI 功能描述: |
| ZPSD602E1-15L | 制造商:WSI 功能描述: |
| ZPSD611E1-15J | 制造商:WSI 功能描述: |
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