參數(shù)資料
型號(hào)： ZPSD502B1-12UI
英文描述： Field-Programmable Peripheral
中文描述： 現(xiàn)場(chǎng)可編程外圍
文件頁數(shù)： 82/153頁
文件大小： 1036K
代理商： ZPSD502B1-12UI
PSD5XX Famly
79
DLCY
Scale Bit
DIV
0
1
2
3
4
5
6
7
8
9
0
0
0
0
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0
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DLCY
Scale Bit
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1
1
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1
1
1
1
1
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48
56
64
72
80
88
96
104
112
120
128
136
144
152
160
168
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Table 22. DLCY, Scale Bit and DIV to Generate Dfferent Clock Dvisions
Sample Calculation of Timer Input Clock
External input clock to the PSD5XX is 8 MHz.
If required Counter/Timers 0 – 3 count frequency is 1 MHz then
The Counter/Timer CLOCK Input
(External Clock input)
=
(DIV)
8 MHz
(DIV)
1 MHz =
=
>
(DIV) = 8
Therefore from Table 22 when (DIV) = 8, the Scale-Bit in the “Global Command Register” is
set to a 0 and the DLCY register to a value of 4.
Counter/Timer
Operation
(Cont.)
Counter/Timer Clock Input
(Cont.)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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