參數(shù)資料
型號： XRT72L53IB-F
廠商： Exar Corporation
文件頁數(shù)： 426/467頁
文件大?。?/td> 0K
描述： IC FRAMER DS3/E3 3CH 272PBGA
產(chǎn)品變化通告： XRT72Lx Series Obsolescence 02/May/2012
標準包裝： 40
控制器類型： DS3/E3 調(diào)幀器
電源電壓： 3.3V
電流 - 電源： 190mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 272-BBGA
供應商設備封裝： 272-PBGA（27x27）
包裝： 托盤
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.7
61
Each of these operations within the burst access are
described below.
2.3.2.2.1.2.1
The Initial Write Operation
The initial write operation of an Intel-type Write Burst
Access is accomplished by executing a Programmed
I/O write cycle as summarized below.
A.0
Execute a Single Ordinary (Programmed I/
O) Write cycle, as described in Steps A.1
through A.7 below.
A.1
Place the address of the initial target register
(or buffer location) within the Framer, on the
Address Bus pins, A[10:0].
A.2
At the same time, the Address-Decoding cir-
cuitry (within the user's system) should assert
the CS (Chip Select) input pin of the Framer, by
toggling it "Low". This step enables further
communication between the C/P and the
Framer Microprocessor Interface block.
A.3
Assert the ALE_AS (Address Latch Enable)
input pin "High". This step enables the Address
Bus input drivers, within the Microprocessor
Interface Block of the Framer.
A.4
After allowing the data on the Address Bus pins
to settle (by waiting the appropriate Address
Setup time), the C/P should then toggle the
ALE_AS input pin "Low". This step latches the
contents, on the Address Bus pins, A[10:0], into
the XRT72L53 DS3/E3 Framer Microprocessor
Interface block. At this point, the initial address
of the burst access has now been selected.
NOTE: The ALE_AS input pin should remain "Low" for the
remainder of this Burst I/O Access operation.
A.5
Next, the C/P should indicate that this cur-
rent bus cycle is a Write operation by keeping
the RD_DS pin "High" and toggling the WR_R/
W
(Write Strobe) pin "Low". This action also
enables the bi-directional data bus input drivers
of the Framer.
A.6
The C/P places the byte (or word) that it
intends to write into the target register on the
bi-directional data bus, D[7:0].
A.7
After waiting the appropriate amount of time, for
the data (on the bi-directional data bus) to set-
tle, the C/P should toggle the WR_R/W (Write
Strobe) input pin "High". This action accom-
plishes two things.
a. It latches the contents of the bi-directional data
bus into the XRT72L53 DS3/E3 Framer Micropro-
cessor Interface Block.
b. It terminates the write cycle.
Figure 31 presents a timing diagram which illustrates
the behavior of the Microprocessor Interface signals,
during the initial write operation within a Burst Ac-
cess, for an Intel-type C/P.
At the completion of this initial write cycle, the C/P
has written a byte or word into the first register or
buffer location (within the XRT72L53 DS3/E3 Framer)
for this particular burst access operation. In order to
illustrate this point, the byte (or word) of data, that is
being written in Figure 31 has been labeled Data to
be Written (Offset = 0x00).
2.3.2.2.1.2.2
The Subsequent Write Operations
FIGURE 31. BEHAVIOR OF THE MICROPROCESSOR INTERFACE SIGNALS, DURING THE INITIAL WRITE OPERATION OF
A
BURST CYCLE (INTEL-TYPE PROCESSOR)
RDY_DTCK
ALE_AS
A(10:0)
CS
D(7:0)
RD_DS
WR_R/W
Address of "Initial" Target Register (Offset = 0x00)
Data to be Written
(Offset = 0x00)
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