參數(shù)資料
型號(hào)： XCV600E-8FG676C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 13/233頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1.8V C-TEMP 676-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 3456
邏輯元件/單元數(shù)： 15552
RAM 位總計(jì)： 294912
輸入/輸出數(shù)： 444
門(mén)數(shù)： 985882
電源電壓： 1.71 V ~ 1.89 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
5
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
forces a storage element into the initialization state speci-
fied for it in the configuration. BY forces it into the opposite
state. Alternatively, these signals can be configured to oper-
ate asynchronously. All of the control signals are indepen-
dently invertible, and are shared by the two flip-flops within
the slice.
Additional Logic
The F5 multiplexer in each slice combines the function gen-
erator outputs. This combination provides either a function
generator that can implement any 5-input function, a 4:1
multiplexer, or selected functions of up to nine inputs.
Similarly, the F6 multiplexer combines the outputs of all four
function generators in the CLB by selecting one of the
F5-multiplexer outputs. This permits the implementation of
any 6-input function, an 8:1 multiplexer, or selected func-
tions of up to 19 inputs.
Each CLB has four direct feedthrough paths, two per slice.
These paths provide extra data input lines or additional local
routing that does not consume logic resources.
Arithmetic Logic
Dedicated carry logic provides fast arithmetic carry capabil-
ity for high-speed arithmetic functions. The Virtex-E CLB
supports two separate carry chains, one per Slice. The
height of the carry chains is two bits per CLB.
The arithmetic logic includes an XOR gate that allows a
2-bit full adder to be implemented within a slice. In addition,
a dedicated AND gate improves the efficiency of multiplier
implementation. The dedicated carry path can also be used
to cascade function generators for implementing wide logic
functions.
BUFTs
Each Virtex-E CLB contains two 3-state drivers (BUFTs)
that can drive on-chip buses. See Dedicated Routing.
Each Virtex-E BUFT has an independent 3-state control pin
and an independent input pin.
Block SelectRAM
Virtex-E FPGAs incorporate large block SelectRAM memo-
ries. These complement the Distributed SelectRAM memo-
ries that provide shallow RAM structures implemented in
CLBs.
Block SelectRAM memory blocks are organized in columns,
starting at the left (column 0) and right outside edges and
inserted every 12 CLB columns (see notes for smaller
devices). Each memory block is four CLBs high, and each
memory column extends the full height of the chip, immedi-
ately adjacent (to the right, except for column 0) of the CLB
column locations indicated in Table 3.
Table 4 shows the amount of block SelectRAM memory that
is available in each Virtex-E device.
As illustrated in Figure 6, each block SelectRAM cell is a
fully synchronous dual-ported (True Dual Port) 4096-bit
RAM with independent control signals for each port. The
data widths of the two ports can be configured indepen-
dently, providing built-in bus-width conversion.
Table 3: CLB/Block RAM Column Locations
XCV
Device
/Col.
0 12 24364860728496
108
120
138
156
50E
Columns 0, 6, 18, & 24
100E
Columns 0, 12, 18, & 30
200E
Columns 0, 12, 30, & 42
300E
√√
√
400E
√√
√
600E
√√
√
1000E
√ √
√
√√√
1600E
√ √√√
√√√
√
2000E
√ √√√
√√
√
2600E
√ √√√
√
3200E
√ √
√
√√√√
Table 4: Virtex-E Block SelectRAM Amounts
Virtex-E Device
# of Blocks
Block SelectRAM Bits
XCV50E
16
65,536
XCV100E
20
81,920
XCV200E
28
114,688
XCV300E
32
131,072
XCV400E
40
163,840
XCV600E
72
294,912
XCV1000E
96
393,216
XCV1600E
144
589,824
XCV2000E
160
655,360
XCV2600E
184
753,664
XCV3200E
208
851,968
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