參數(shù)資料
型號(hào): XCV1600E-8FG1156C
廠商: Xilinx Inc
文件頁(yè)數(shù): 201/233頁(yè)
文件大?。?/td> 0K
描述: IC FPGA 1.8V C-TEMP 1156-FBGA
產(chǎn)品變化通告: FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝: 1
系列: Virtex®-E
LAB/CLB數(shù): 7776
邏輯元件/單元數(shù): 34992
RAM 位總計(jì): 589824
輸入/輸出數(shù): 724
門數(shù): 2188742
電源電壓: 1.71 V ~ 1.89 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 1156-BBGA
供應(yīng)商設(shè)備封裝: 1156-FBGA(35x35)
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2000-2014 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://www.xilinx.com/legal.htm.
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DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
1
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Architectural Description
Virtex-E Array
The Virtex-E user-programmable gate array, shown in
Figure 1, comprises two major configurable elements: con-
figurable logic blocks (CLBs) and input/output blocks (IOBs).
CLBs provide the functional elements for constructing
logic
IOBs provide the interface between the package pins
and the CLBs
CLBs interconnect through a general routing matrix (GRM).
The GRM comprises an array of routing switches located at
the intersections of horizontal and vertical routing channels.
Each CLB nests into a VersaBlock that also provides local
routing resources to connect the CLB to the GRM.
The VersaRing I/O interface provides additional routing
resources around the periphery of the device. This routing
improves I/O routability and facilitates pin locking.
The Virtex-E architecture also includes the following circuits
that connect to the GRM.
Dedicated block memories of 4096 bits each
Clock DLLs for clock-distribution delay compensation
and clock domain control
3-State buffers (BUFTs) associated with each CLB that
drive dedicated segmentable horizontal routing
resources
Values stored in static memory cells control the configurable
logic elements and interconnect resources. These values
load into the memory cells on power-up, and can reload if
necessary to change the function of the device.
Input/Output Block
The Virtex-E IOB, Figure 2, features SelectI/O+ inputs and
outputs that support a wide variety of I/O signalling stan-
dards, see Table 1.
The three IOB storage elements function either as
edge-triggered D-type flip-flops or as level-sensitive latches.
Each IOB has a clock signal (CLK) shared by the three
flip-flops and independent clock enable signals for each
flip-flop.
0
Virtex-E 1.8 V
Field Programmable Gate Arrays
DS022-2 (v3.0) March 21, 2014
00
Production Product Specification
R
Figure 1: Virtex-E Architecture Overview
DLLDLL
IOBs
VersaRing
ds022_01_121099
CLBs
BRAMs
CLBs
BRAMs
CLBs
DLLDLL
Figure 2: Virtex-E Input/Output Block (IOB)
OBUFT
IBUF
Vref
ds022_02_091300
SR
CLK
ICE
OCE
O
I
IQ
T
TCE
D
CE
Q
SR
D
CE
Q
SR
D
CE
Q
SR
PAD
Programmable
Delay
Weak
Keeper
相關(guān)PDF資料
PDF描述
XCV1600E-7FG1156I IC FPGA 1.8V I-TEMP 1156-FBGA
IDT6116SA25SOG IC SRAM 16KBIT 25NS 24SOIC
ABC60DRYN-S93 CONN EDGECARD 120PS DIP .100 SLD
IDT6116SA20SOG IC SRAM 16KBIT 20NS 24SOIC
ABC60DRYH-S93 CONN EDGECARD 120PS DIP .100 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XCV1600E-8FG1156I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays
XCV1600E-8FG240C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays
XCV1600E-8FG240I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays
XCV1600E-8FG680C 功能描述:IC FPGA 1.8V C-TEMP 680-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA(現(xiàn)場(chǎng)可編程門陣列) 系列:Virtex®-E 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA(34.55x34.55)
XCV1600E-8FG680I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays