參數(shù)資料
型號(hào)： XCV1600E-6FG1156C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 178/233頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1.8V C-TEMP 1156-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 7776
邏輯元件/單元數(shù)： 34992
RAM 位總計(jì)： 589824
輸入/輸出數(shù)： 724
門數(shù)： 2188742
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1156-BBGA
供應(yīng)商設(shè)備封裝： 1156-FBGA（35x35）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
43
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
appear in Table 28.
SSTL3_II
A sample circuit illustrating a valid termination technique for
SSTL3_II appears in Figure 50. DC voltage specifications
appear in Table 29.
SSTL2_I
A sample circuit illustrating a valid termination technique for
SSTL2_I appears in Figure 51. DC voltage specifications
appear in Table 30.
Figure 49: Terminated SSTL3 Class I
Table 28: SSTL3_I Voltage Specifications
Parameter
Min
Typ
Max
VCCO
3.0
3.3
3.6
VREF = 0.45 × VCCO
1.3
1.5
1.7
VTT = VREF
1.3
1.5
1.7
VIH = VREF + 0.2
1.5
1.7
3.9(1)
VIL = VREF – 0.2
0.3(2)
1.3
1.5
VOH = VREF + 0.6
1.9
-
VOL = VREF – 0.6
-
1.1
IOH at VOH (mA)
8-
-
IOLat VOL (mA)
8
-
Notes:
1.
VIH maximum is VCCO + 0.3
2.
VIL minimum does not conform to the formula
Figure 50: Terminated SSTL3 Class II
50
Ω
Z = 50
SSTL3 Class I
x133_13_111699
25
Ω
VREF = 1.5V
VTT= 1.5V
VCCO = 3.3V
50
Ω
Z = 50
SSTL3 Class II
x133_14_111699
25
Ω
50
Ω
VREF = 1.5V
VTT= 1.5V
VCCO = 3.3V
Table 29: SSTL3_II Voltage Specifications
Parameter
Min
Typ
Max
VCCO
3.0
3.3
3.6
VREF = 0.45 × VCCO
1.3
1.5
1.7
VTT = VREF
1.3
1.5
1.7
VIH = VREF + 0.2
1.5
1.7
3.9(1)
VIL= VREF – 0.2
0.3(2)
1.3
1.5
VOH = VREF + 0.8
2.1
-
VOL= VREF – 0.8
-
0.9
IOH at VOH (mA)
16
-
IOLat VOL (mA)
16
-
Notes:
1.
VIH maximum is VCCO + 0.3
2.
VIL minimum does not conform to the formula
Figure 51: Terminated SSTL2 Class I
Table 30: SSTL2_I Voltage Specifications
Parameter
Min
Typ
Max
VCCO
2.3
2.5
2.7
VREF = 0.5 × VCCO
1.15
1.25
1.35
VTT = VREF + N(1)
1.11
1.25
1.39
VIH = VREF + 0.18
1.33
1.43
3.0(2)
VIL = VREF – 0.18
0.3(3)
1.07
1.17
VOH = VREF + 0.61
1.76
-
VOL= VREF – 0.61
-
0.74
IOH at VOH (mA)
7.6
-
IOLat VOL (mA)
7.6
-
Notes:
1.
N must be greater than or equal to -0.04 and less than or
equal to 0.04.
2.
VIH maximum is VCCO + 0.3.
3.
VIL minimum does not conform to the formula.
50
Ω
Z = 50
SSTL2 Class I
xap133_15_011000
25
Ω
V
REF
= 1.25V
V
TT
= 1.25V
V
CCO
= 2.5V
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PDF描述
XCV1000E-7FG900C IC FPGA 1.8V C-TEMP 900-FGBA
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FMM24DRKH CONN EDGECARD 48POS DIP .156 SLD
ASM10DREN CONN EDGECARD 20POS .156 EYELET
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XCV1600E-6FG240C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays
XCV1600E-6FG240I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Field Programmable Gate Arrays
XCV1600E-6FG680C 功能描述:IC FPGA 1.8V C-TEMP 680-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
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