參數(shù)資料
型號： XCV1600E-6BG560I
廠商： Xilinx Inc
文件頁數(shù)： 199/233頁
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描述： IC FPGA 1.8V I-TEMP 560-MBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 7776
邏輯元件/單元數(shù)： 34992
RAM 位總計(jì)： 589824
輸入/輸出數(shù)： 404
門數(shù)： 2188742
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 560-LBGA，金屬
供應(yīng)商設(shè)備封裝： 560-MBGA（42.5x42.5）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 3 of 4
DS022-3 (v3.0) March 21, 2014
8
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
IOB Input Switching Characteristics Standard Adjustments
Speed Grade(1)
Units
Description
Symbol
Standard
Min
-8
-7
-6
Data Input Delay Adjustments
Standard-specific data input delay
adjustments
TILVTTL
LVTTL
0.00.0
ns
TILVCMOS2
LVCMOS2
–0.02
0.0
ns
TILVCMOS18
LVCMOS18
0.12
+0.20
ns
TILVDS
LVDS
0.00
+0.15
ns
TILVPECL
LVPECL
0.00
+0.15
ns
TIPCI33_3
PCI, 33 MHz, 3.3 V
–0.05
+0.08
ns
TIPCI66_3
PCI, 66 MHz, 3.3 V
–0.05
–0.11
ns
TIGTL
GTL
+0.10
+0.14
ns
TIGTLPLUS
GTL+
+0.06
+0.14
ns
TIHSTL
HSTL
+0.02
+0.04
ns
TISSTL2
SSTL2
–0.04
+0.04
ns
TISSTL3
SSTL3
–0.02
+0.04
ns
TICTT
CTT
+0.01
+0.10
ns
TIAGP
AGP
–0.03
+0.04
ns
Notes:
1.
Input timing i for LVTTL is measured at 1.4 V. For other I/O standards, see Table 4.
Figure 1: Virtex-E Input/Output Block (IOB)
OBUFT
IBUF
Vref
ds022_02_091300
SR
CLK
ICE
OCE
O
I
IQ
T
TCE
D
CE
Q
SR
D
CE
Q
SR
D
CE
Q
SR
PAD
Programmable
Delay
Weak
Keeper
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PDF描述
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