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參數(shù)資料
| 型號： | XCV1000E-7FG900I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 46/233頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 900-FGBA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 6144 |
| 邏輯元件/單元數(shù)： | 27648 |
| RAM 位總計： | 393216 |
| 輸入/輸出數(shù)： | 660 |
| 門數(shù)： | 1569178 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 900-BBGA |
| 供應(yīng)商設(shè)備封裝： | 900-FBGA |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 2 of 4
DS022-2 (v3.0) March 21, 2014
8
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
The DLL also operates as a clock mirror. By driving the out-
put from a DLL off-chip and then back on again, the DLL can
be used to deskew a board level clock among multiple
devices.
To guarantee that the system clock is operating correctly
prior to the FPGA starting up after configuration, the DLL
can delay the completion of the configuration process until
after it has achieved lock. For more information about DLL
functionality, see the Design Consideration section of the
data sheet.
Boundary Scan
Virtex-E devices support all the mandatory Boundary Scan
instructions specified in the IEEE standard 1149.1. A Test
Access Port (TAP) and registers are provided that imple-
ment the EXTEST, INTEST, SAMPLE/PRELOAD, BYPASS,
IDCODE, USERCODE, and HIGHZ instructions. The TAP
also supports two internal scan chains and configura-
tion/readback of the device.
The JTAG input pins (TDI, TMS, TCK) do not have a VCCO
requirement and operate with either 2.5 V or 3.3 V input sig-
nalling levels. The output pin (TDO) is sourced from the
VCCO in bank 2, and for proper operation of LVTTL 3.3 V lev-
els, the bank should be supplied with 3.3 V.
Boundary Scan operation is independent of individual IOB
configurations, and unaffected by package type. All IOBs,
including un-bonded ones, are treated as independent
3-state bidirectional pins in a single scan chain. Retention of
the bidirectional test capability after configuration facilitates
the testing of external interconnections, provided the user
design or application is turned off.
Table 6 lists the Boundary Scan instructions supported in
Virtex-E FPGAs. Internal signals can be captured during
EXTEST by connecting them to un-bonded or unused IOBs.
They can also be connected to the unused outputs of IOBs
defined as unidirectional input pins.
Before the device is configured, all instructions except
USER1 and USER2 are available. After configuration, all
instructions are available. During configuration, it is recom-
mended that those operations using the Boundary Scan
register (SAMPLE/PRELOAD, INTEST, EXTEST) not be
performed.
In addition to the test instructions outlined above, the
Boundary Scan circuitry can be used to configure the
FPGA, and also to read back the configuration data.
Figure 11 is a diagram of the Virtex-E Series Boundary
Scan logic. It includes three bits of Data Register per IOB,
the IEEE 1149.1 Test Access Port controller, and the
Instruction Register with decodes.
Figure 10: DLL Locations
XCVE_0010
DLLDLL
Primary DLLs
Secondar
y
DLLs
Secondar
y
DLLs
DLLDLL
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