參數(shù)資料
型號： XCV1000E-6FG900I
廠商： Xilinx Inc
文件頁數(shù)： 226/233頁
文件大小： 0K
描述： IC FPGA 1.8V I-TEMP 900-FGBA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 6144
邏輯元件/單元數(shù)： 27648
RAM 位總計： 393216
輸入/輸出數(shù)： 660
門數(shù)： 1569178
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 900-BBGA
供應(yīng)商設(shè)備封裝： 900-FBGA
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁當(dāng)前第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁
Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
6
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CS144 Differential Pin Pairs
Virtex-E devices have differential pin pairs that can also pro-
vide other functions when not used as a differential pair. A
√
in the AO column indicates that the pin pair can be used as
an asynchronous output for all devices provided in this
package. Pairs with a note number in the AO column are
device dependent. They can have asynchronous outputs if
the pin pair are in the same CLB row and column in the
device. Numbers in this column refer to footnotes that indi-
cate which devices have pin pairs than can be asynchro-
nous outputs. The Other Functions column indicates
alternative function(s) not available when the pair is used as
a differential pair or differential clock.
1
VCCO
A13
1
VCCO
D7
2
VCCO
B12
3
VCCO
G11
3
VCCO
M13
4
VCCO
N13
5
VCCO
N1
5
VCCO
N7
6
VCCO
M2
7
VCCO
B2
7
VCCO
G2
NA
GND
A1
NA
GND
B9
NA
GND
B11
NA
GND
C7
NA
GND
D5
NA
GND
E4
NA
GND
E11
NA
GND
F1
NA
GND
G10
NA
GND
J1
NA
GND
J12
NA
GND
L3
NA
GND
L5
NA
GND
L7
NA
GND
L9
NA
GND
N12
Notes:
1.
VREF or I/O option only in the XCV200E; otherwise, I/O
option only.
2.
VREF or I/O option only in the XCV100E, 200E; otherwise,
I/O option only.
Table 4: CS144 — XCV50E, XCV100E, XCV200E
Bank
Pin Description
Pin #
Table 5: CS144 Differential Pin Pair Summary
XCV50E, XCV100E, XCV200E
Pair
Bank
P
Pin
N
Pin
AO
Other
Functions
Global Differential Clock
0
4
K7
N8
NA
IO_DLL_L18P
1
5
M7
M6
NA
IO_DLL_L18N
2
1
A7
B7
NA
IO_DLL_L2P
3
0
A6
C6
NA
IO_DLL_L2N
IO LVDS
Total Pairs: 30, Asynchronous Output Pairs: 18
00
A4
B4
√
VREF
10
A5
B5
√
-
2
1
B7
C6
NA
IO_LVDS_DLL
3
1
D8
C8
√
-
4
1
D9
C9
√
VREF
51
D10
C10
√
CS, WRITE
62
C11
C12
√
DIN, D0
7
2
D13
E10
1
D1, VREF
82
E12
E13
√
D2
92
F10
F11
1
D3, VREF
10
3
F13
G13
NA
-
11
3
H12
H11
1
D4, VREF
12
3
H10
J13
√
D5
13
3
J11
J10
1
D6, VREF
14
3
K10
L13
√
INIT
15
4
L11
M11
√
-
16
4
N10
K9
√
VREF
17
4
N9
K8
√
-
相關(guān)PDF資料
PDF描述
XCV812E-7BG560C IC FPGA 1.8V C-TEMP 560-MBGA
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XC5VLX110-2FF1153C IC FPGA VIRTEX-5 110K 1153FBGA
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參數(shù)描述
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