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參數(shù)資料
| 型號： | XCR3256XLSERIES |
| 英文描述： | 256 Macrocell CPLD |
| 中文描述： | 256個宏單元CPLD |
| 文件頁數(shù)： | 4/12頁 |
| 文件大?。?/td> | 113K |
| 代理商： | XCR3256XLSERIES |
R
Internal Timing Parameters
(1,2)
Symbol
Parameter
-7
-10
-12
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Buffer Delays
T
IN
T
FIN
T
GCK
T
OUT
T
EN
Internal Register and Combinatorial Delays
Input buffer delay
-
2.5
-
3.3
-
4.0
ns
Fast input buffer delay
-
2.2
-
2.8
-
3.3
ns
Global clock buffer delay
-
1.0
-
1.3
-
1.5
ns
Output buffer delay
-
2.5
-
2.8
-
3.3
ns
Output buffer enable/disable delay
-
4.5
-
5.2
-
6.0
ns
T
LDI
T
SUI
T
HI
T
ECSU
T
ECHO
T
COI
T
AOI
T
RAI
T
LOGI1
T
LOGI2
Feedback Delays
Latch transparent delay
-
1.3
-
1.6
-
2.0
ns
Register setup time
0.8
-
1.0
-
1.2
-
ns
Register hold time
0.3
-
0.5
-
0.7
-
ns
Register clock enable setup time
2.0
-
2.5
-
3.0
-
ns
Register clock enable hold time
3.0
-
4.5
-
5.5
-
ns
Register clock to output delay
-
1.0
-
1.3
-
1.6
ns
Register async. S/R to output delay
-
2.0
-
2.0
-
2.2
ns
Register async. recovery
-
5.0
-
7.0
-
8.0
ns
Internal logic delay (single p-term)
-
2.0
-
2.5
-
3.0
ns
Internal logic delay (PLA OR term)
-
2.5
-
3.5
-
4.2
ns
T
F
ZIA delay
-
2.8
-
3.7
-
4.4
ns
Time Adders
T
LOGI3
T
UDA
T
SLEW
Fold-back NAND delay
-
6.0
-
8.0
-
9.5
ns
Universal delay
-
2.0
-
2.5
-
3.0
ns
Slew rate limited delay
-
4.0
-
5.0
-
6.0
ns
Notes:
1.
2.
These parameters guaranteed by design and/or characterization, not testing.
See XPLA3 family data sheet (
DS012
) for the timing model.
相關PDF資料 |
PDF描述 |
|---|---|
| XCR3320-10TQ144C | |
| XCR3320-7TQ144C | |
| XCR3320-8TQ144I | |
| XCR3384XLSERIES | 384 Macrocell CPLD |
| XCS05XL-4PC84C | Field Programmable Gate Array (FPGA) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XCR3320-10TQ144C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| XCR3320-7TQ144C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| XCR3320-8TQ144I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| XCR3384XL | 制造商:XILINX 制造商全稱:XILINX 功能描述:384 Macrocell CPLD |
| XCR3384XL_06 | 制造商:XILINX 制造商全稱:XILINX 功能描述:384 Macrocell CPLD |
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