參數(shù)資料
型號(hào)： XC5VLX50T-1FFG665C
廠商： Xilinx Inc
文件頁數(shù)： 61/91頁
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描述： IC FPGA VIRTEX-5 50K 665FCBGA
產(chǎn)品變化通告： Step Intro and Pkg Change 11/March/2008
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 LXT
LAB/CLB數(shù)： 3600
邏輯元件/單元數(shù)： 46080
RAM 位總計(jì)： 2211840
輸入/輸出數(shù)： 360
電源電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 665-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 665-FCBGA
配用： 568-5088-ND - BOARD DEMO DAC1408D750
HW-V5-ML561-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5-ML550-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5-ML521-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5
HW-V5GBE-DK-UNI-G-ND - KIT DEV V5 LXT GIGABIT ETHERNET
122-1508-ND - EVALUATION PLATFORM VIRTEX-5
其它名稱： 122-1565
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
64
Table 86: Global Clock Input to Output Delay With DCM in Source-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM
in Source-Synchronous Mode
TICKOFDCM_0
Global Clock and OUTFF with DCM
XC5VLX20T
N/A
3.74
4.20
ns
XC5VLX30
3.45
3.71
4.15
ns
XC5VLX30T
3.45
3.71
4.15
ns
XC5VLX50
3.47
3.73
4.17
ns
XC5VLX50T
3.47
3.73
4.17
ns
XC5VLX85
3.60
3.86
4.29
ns
XC5VLX85T
3.60
3.86
4.29
ns
XC5VLX110
3.65
3.92
4.36
ns
XC5VLX110T
3.65
3.92
4.36
ns
XC5VLX155
3.91
4.18
4.62
ns
XC5VLX155T
3.91
4.18
4.62
ns
XC5VLX220
N/A
4.41
4.85
ns
XC5VLX220T
N/A
4.41
4.85
ns
XC5VLX330
N/A
4.58
5.04
ns
XC5VLX330T
N/A
4.58
5.04
ns
XC5VSX35T
3.63
3.89
4.33
ns
XC5VSX50T
3.65
3.91
4.35
ns
XC5VSX95T
N/A
4.16
4.59
ns
XC5VSX240T
N/A
4.65
5.11
ns
XC5VTX150T
N/A
4.07
4.51
ns
XC5VTX240T
N/A
4.30
4.74
ns
XC5VFX30T
3.74
4.05
4.50
ns
XC5VFX70T
3.67
3.96
4.41
ns
XC5VFX100T
3.82
4.10
4.53
ns
XC5VFX130T
3.99
4.29
4.74
ns
XC5VFX200T
N/A
4.60
5.03
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all
accessible IOB and CLB flip-flops are clocked by the global clock net.
2.
DCM output jitter is already included in the timing calculation.
相關(guān)PDF資料
PDF描述
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