參數(shù)資料
| 型號： | XC5VLX50-1FF324I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 8/91頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-5 50K 324FBGA |
| 標準包裝： | 1 |
| 系列： | Virtex®-5 LX |
| LAB/CLB數(shù)： | 3600 |
| 邏輯元件/單元數(shù)： | 46080 |
| RAM 位總計： | 1769472 |
| 輸入/輸出數(shù)： | 220 |
| 電源電壓： | 0.95 V ~ 1.05 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 324-BBGA，F(xiàn)CBGA |
| 供應商設備封裝： | 324-FCBGA（19x19） |
| 配用： | 568-5088-ND - BOARD DEMO DAC1408D750 HW-V5-ML561-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-V5-ML550-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-V5-ML521-UNI-G-ND - EVALUATION PLATFORM VIRTEX-5 HW-AFX-FF324-500-G-ND - BOARD DEV VIRTEX 5 FF324 HW-V5GBE-DK-UNI-G-ND - KIT DEV V5 LXT GIGABIT ETHERNET 122-1508-ND - EVALUATION PLATFORM VIRTEX-5 |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
16
GTP_DUAL Tile Switching Characteristics
Consult UG196:Virtex-5 FPGA RocketIO GTP Transceiver User Guide for further information.
Table 30: GTP_DUAL Tile Performance
Symbol
Description
Speed Grade
Units
-3
-2
-1
FGTPMAX
Maximum GTP transceiver data rate
3.75
3.2
Gb/s
FGPLLMAX
Maximum PLL frequency
2.0
GHz
FGPLLMIN
Minimum PLL frequency
1.0
GHz
Table 31: Dynamic Reconfiguration Port (DRP) in the GTP_DUAL Tile Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-2
-1
FGTPDRPCLK
GTP DCLK (DRP clock) maximum frequency
200
175
150
MHz
Table 32: GTP_DUAL Tile Reference Clock Switching Characteristics
Symbol
Description
Conditions
All Speed Grades
Units
Min
Typ
Max
FGCLK
Reference clock frequency range(1)
CLK
60
350
MHz
TRCLK
Reference clock rise time
20% – 80%
200
400
ps
TFCLK
Reference clock fall time
80% – 20%
200
400
ps
TDCREF
Reference clock duty cycle(2)
CLK
40
50
60
%
TGJTT
Reference clock total jitter, peak-peak(3)
CLK
40
ps
TLOCK
Clock recovery frequency acquisition
time
Initial PLL lock
1
ms
TPHASE
Clock recovery phase acquisition time
Lock to data after PLL has
locked to the reference clock
200
s
Notes:
1.
The clock from the GTP_DUAL differential clock pin pair can be used for all serial bit rates. GREFCLK can be used for serial bit rates up to
1Gb/s.
2.
For reference clock rates above 325 MHz, a duty cycle of 45% to 55% must be maintained.
3.
Measured at the package pin. GTP_DUAL jitter characteristics measured using a clock with specification TGJTT.
X-Ref Target - Figure 5
Figure 5: Reference Clock Timing Parameters
ds202_05_100506
80%
20%
TFCLK
TRCLK
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| XC5VLX50-1FF676CES | 制造商:Xilinx 功能描述: |
| XC5VLX50-1FF676I | 功能描述:IC FPGA VIRTEX-5 50K 676FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-5 LX 產品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應商設備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
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| XC5VLX50-1FFG1153C4113 | 制造商:Xilinx 功能描述: |
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