參數(shù)資料
型號(hào)： XC4VFX100-10FF1152I
廠商： XILINX INC
元件分類： FPGA
英文描述： FPGA, 10544 CLBS, 1028 MHz, PBGA1152
封裝： FBGA-1152
文件頁(yè)數(shù)： 29/58頁(yè)
文件大?。?/td> 1863K
代理商： XC4VFX100-10FF1152I
Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
35
XtremeDSP Switching Characteristics
Table 42: XtremeDSP Switching Characteristics
Symbol
Description
Speed Grade
Units
-12
-11
-10
Setup and Hold of CE Pins
TDSPCCK_CE / TDSPCKC_CE
Setup/Hold of all CE inputs of the DSP48 slice
0.39
0.09
0.43
0.10
0.49
0.12
ns
TDSPCCK_RST / TDSPCKC_RST
Setup/Hold of all RST inputs of the DSP48 slice
0.32
0.09
0.36
0.10
0.40
0.12
ns
Setup and Hold Times of Data
TDSPDCK_{AA, BB, CC} /
TDSPCKD_{AA, BB, CC}
Setup/Hold of {A, B, C} input to {A, B, C} register
0.25
0.23
0.28
0.26
0.32
0.29
ns
TDSPDCK_{AM, BM} /
TDSPCKD_{AM, BM}
Setup/Hold of {A, B} input to M register
1.82
0.00
2.03
0.00
2.28
0.00
ns
Sequential Delays
TDSPCKO_PP
Clock to out from P register to P output
0.64
0.71
0.79
ns
TDSPCKO_PM
Clock to out from M register to P output
2.38
2.65
2.98
ns
Combinatorial
TDSPDO_{AP, BP}L
{A, B} input to P output
(LEGACY_MODE = MULT18X18)
3.53
3.92
4.41
ns
Maximum Frequency
FMAX
From {A, B} register to P register
(LEGACY_MODE = MULT18X18)
317.46
285.71
253.94
MHz
Fully Pipelined
500.00
450.05
400.00
MHz
相關(guān)PDF資料
PDF描述
XC4VFX100-10FF1517I FPGA, 10544 CLBS, 1028 MHz, PBGA1517
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XC4VFX100-11FF1517I FPGA, 10544 CLBS, 1181 MHz, PBGA1517
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