參數資料
| 型號： | XC4005XL-3VQ100I |
| 廠商： | Xilinx Inc |
| 文件頁數： | 44/68頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA I-TEMP 3.3V 3SP 100VQFP |
| 產品變化通告： | Product Discontinuation 27/Apr/2010 |
| 標準包裝： | 1 |
| 系列： | XC4000E/X |
| LAB/CLB數： | 196 |
| 邏輯元件/單元數： | 466 |
| RAM 位總計： | 6272 |
| 輸入/輸出數： | 77 |
| 門數： | 5000 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-VQFP（14x14） |
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R
May 14, 1999 (Version 1.6)
6-53
XC4000E and XC4000X Series Field Programmable Gate Arrays
6
XC4000E/X
UCLK_SYNC
XC4000E/X
UCLK_NOSYNC
XC4000E/X
CCLK_SYNC
XC4000E/X
CCLK_NOSYNC
XC3000
XC2000
CCLK
GSR Active
UCLK Period
DONE IN
Di
Di+1
Di+2
Di
Di+1
Di+2
U2
U3
U4
U2
U3
U4
U2
U3
U4
C1
Synchronization
Uncertainty
Di
Di+1
Di
Di+1
DONE
I/O
GSR Active
DONE
I/O
GSR Active
DONE
C1
C2
C1
U2
C3
C4
C2
C3
C4
C2
C3
C4
I/O
GSR Active
DONE
I/O
DONE
Global Reset
I/O
DONE
Global Reset
I/O
F = Finished, no more
configuration clocks needed
Daisy-chain lead device
must have latest F
Heavy lines describe
default timing
CCLK Period
Length Count Match
F
X9024
C1, C2 or C3
Figure 47: Start-up Timing
Product Obsolete or Under Obsolescence
相關PDF資料 |
PDF描述 |
|---|---|
| ACC60DRYI-S13 | CONN EDGECARD 120POS .100 EXTEND |
| XC4006E-2PQ208C | IC FPGA C-TEMP 5V 2SPD 208-PQFP |
| XC4006E-2PQ160I | IC FPGA I-TEMP 5V 2SPD 160-PQFP |
| ASM43DSAN | CONN EDGECARD 86POS R/A .156 SLD |
| XC4006E-2PQ160C | IC FPGA C-TEMP 5V 2SPD 160-PQFP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC4005XL-3VQ100M | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC4000E and XC4000X Series Field Programmable Gate Arrays |
| XC4005XL-4PC84C | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC4000E and XC4000X Series Field Programmable Gate Arrays |
| XC4005XL-4PC84I | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC4000E and XC4000X Series Field Programmable Gate Arrays |
| XC4005XL-4PC84M | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC4000E and XC4000X Series Field Programmable Gate Arrays |
| XC4005XL-4PQ100C | 制造商:XILINX 制造商全稱:XILINX 功能描述:XC4000E and XC4000X Series Field Programmable Gate Arrays |
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