參數(shù)資料
型號(hào)： XC2V8000-5FF1152I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 284/318頁(yè)
文件大小： 0K
描述： IC FPGA VIRTEX-II 1152FCBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 24
系列： Virtex®-II
LAB/CLB數(shù)： 11648
RAM 位總計(jì)： 3096576
輸入/輸出數(shù)： 824
門數(shù)： 8000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1152-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1152-FCBGA（35x35）
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
20
Clock Distribution Switching Characteristics
CLB Switching Characteristics
Delays originating at F/G inputs vary slightly according to the input used (see Figure 16 in Module 2). The values listed below
are worst-case. Precise values are provided by the timing analyzer.
Table 20: Clock Distribution Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Global Clock Buffer I input to O output
TGIO
0.47
0.52
0.59
ns, Max
Global Clock Buffer S input Setup/Hold
to I1 an I2 inputs
TGSI/TGIS
0.55/ 0
0.61/ 0
0.70/ 0
ns, Max
Table 21: CLB Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Combinatorial Delays
4-input function: F/G inputs to X/Y outputs
TILO
0.35
0.39
0.44
ns, Max
5-input function: F/G inputs to F5 output
TIF5
0.57
0.63
0.72
ns, Max
5-input function: F/G inputs to X output
TIF5X
0.76
0.83
0.95
ns, Max
FXINA or FXINB inputs to Y output via MUXFX
TIFXY
0.36
0.39
0.45
ns, Max
FXINA input to FX output via MUXFX
TINAFX
0.26
0.28
0.32
ns, Max
FXINB input to FX output via MUXFX
TINBFX
0.26
0.28
0.32
ns, Max
SOPIN input to SOPOUT output via ORCY
TSOPSOP
0.35
0.38
0.44
ns, Max
Incremental delay routing through transparent latch to
XQ/YQ outputs
TIFNCTL
0.41
0.45
0.51
ns, Max
Sequential Delays
FF Clock CLK to XQ/YQ outputs
TCKO
0.45
0.50
0.57
ns, Max
Latch Clock CLK to XQ/YQ outputs
TCKLO
0.54
0.59
0.68
ns, Max
Setup and Hold Times Before/After Clock CLK
BX/BY inputs
TDICK/TCKDI
0.30/–0.07
0.33/–0.08
0.37/–0.09
ns, Min
DY inputs
TDYCK/TCKDY
0.30/–0.07
0.33/–0.08
0.37/–0.09
ns, Min
DX inputs
TDXCK/TCKDX
0.30/–0.07
0.33/–0.08
0.37/–0.09
ns, Min
CE input
TCECK/TCKCE
0.19/–0.06
0.21/–0.07
0.24/–0.08
ns, Min
SR/BY inputs (synchronous)
TSRCK/TSCKR
0.21/–0.02
0.23/–0.03
0.26/–0.03
ns, Min
Clock CLK
Minimum Pulse Width, High
TCH
0.61
0.67
0.77
ns, Min
Minimum Pulse Width, Low
TCL
0.61
0.67
0.77
ns, Min
Set/Reset
Minimum Pulse Width, SR/BY inputs (asynchronous)
TRPW
0.61
0.67
0.77
ns, Min
Delay from SR/BY inputs to XQ/YQ outputs
(asynchronous)
TRQ
1.06
1.17
1.34
ns, Max
Toggle Frequency (MHz) (for export control)
FTOG
820
750
650
MHz
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PDF描述
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