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參數(shù)資料
| 型號(hào)： | XC2V80-4CSG144I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 302/318頁(yè) |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX-II 80K 144-CSBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標(biāo)準(zhǔn)包裝： | 198 |
| 系列： | Virtex®-II |
| LAB/CLB數(shù)： | 128 |
| RAM 位總計(jì)： | 147456 |
| 輸入/輸出數(shù)： | 92 |
| 門(mén)數(shù)： | 80000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 144-LCSBGA（12x12） |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
36
Input Clock Tolerances
Table 39: Input Clock Tolerances
Description
Symbol
Constraints
FCLKIN
Speed Grade
Units
-6
-5
-4
Min
Max
Min
Max
Min
Max
Input Clock Low/High Pulse Width
PSCLK
PSCLK_PULSE
< 1MHz
25.00
ns
PSCLK and CLKIN(3)
PSCLK_PULSE and
CLKIN_PULSE
1 – 10 MHz
25.00
ns
10 – 25 MHz
10.00
ns
25 – 50 MHz
5.00
ns
50 – 100 MHz
3.00
ns
100 – 150 MHz
2.40
ns
150 – 200 MHz
2.00
ns
200 – 250 MHz
1.80
ns
250 – 300 MHz
1.50
ns
300 – 350 MHz
1.30
ns
350 – 400 MHz
1.15
ns
> 400 MHz
1.05
ns
Input Clock Cycle-Cycle Jitter (Low Frequency Mode)
CLKIN (using DLL outputs)(1)
CLKIN_CYC_JITT_DLL_LF
±300
ps
CLKIN (using CLKFX outputs)(2)
CLKIN_CYC_JITT_FX_LF
±300
ps
Input Clock Cycle-Cycle Jitter (High Frequency Mode)
CLKIN (using DLL outputs)(1)
CLKIN_CYC_JITT_DLL_HF
±150
ps
CLKIN (using CLKFX outputs)(2)
CLKIN_CYC_JITT_FX_HF
±150
ps
Input Clock Period Jitter (Low Frequency Mode)
CLKIN (using DLL outputs)(1)
CLKIN_PER_JITT_DLL_LF
±1
ns
CLKIN (using CLKFX outputs)(2)
CLKIN_PER_JITT_FX_LF
±1
ns
Input Clock Period Jitter (High Frequency Mode)
CLKIN (using DLL outputs)(1)
CLKIN_PER_JITT_DLL_HF
±1
ns
CLKIN (using CLKFX outputs)(2)
CLKIN_PER_JITT_FX_HF
±1
ns
Feedback Clock Path Delay Variation
CLKFB off-chip feedback
CLKFB_DELAY_VAR_EXT
±1
ns
Notes:
1.
“DLL outputs” is used here to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
2.
If both DLL and CLKFX outputs are used, follow the more restrictive specification.
3.
If DCM phase shift feature is used and CLKIN frequency > 200 Mhz, CLKIN duty cycle must be within ±5% (45/55 to 55/45).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24AA08-I/MS | IC EEPROM 8KBIT 400KHZ 8MSOP |
| 93LC66A/ST | IC EEPROM 4KBIT 2MHZ 8TSSOP |
| XC3S700A-4FG484I | IC SPARTAN-3A FPGA 700K 484FBGA |
| 93LC86BT-I/ST | IC EEPROM 16KBIT 1024X16 8-TSSOP |
| 93LC86BT-I/MS | IC EEPROM 16KBIT 1024X16 8-MSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC2V80-4FF1152C | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4FF1152I | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4FF1517C | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4FF1517I | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4FF896C | 制造商:XILINX 制造商全稱(chēng):XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
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