參數(shù)資料
型號(hào)： XC2V40-4CSG144I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 291/318頁(yè)
文件大小： 0K
描述： IC FPGA VIRTEX-II 40K 144-CSBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 198
系列： Virtex®-II
LAB/CLB數(shù)： 64
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 88
門數(shù)： 40000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-TFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 144-LCSBGA（12x12）
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
26
Block SelectRAM Switching Characteristics
TBUF Switching Characteristics
Table 28: Block SelectRAM Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Sequential Delays
Clock CLK to DOUT output
TBCKO
2.10
2.31
2.65
ns, Max
Setup and Hold Times Before Clock CLK
ADDR inputs
TBACK/TBCKA
0.29/ 0.00
0.32/ 0.00
0.36/ 0.00
ns, Min
DIN inputs
TBDCK/TBCKD
0.29/ 0.00
0.32/ 0.00
0.36/ 0.00
ns, Min
EN input
TBECK/TBCKE
0.95/–0.46
1.04/–0.50
1.20/–0.58
ns, Min
RST input
TBRCK/TBCKR
1.31/–0.71
1.44/–0.78
1.65/–0.90
ns, Min
WEN input
TBWCK/TBCKW
0.57/–0.19
0.63/–0.21
0.72/–0.25
ns, Min
Clock CLK
CLKA to CLKB setup time for different ports
TBCCS
1.0
ns, min
Minimum Pulse Width, High
TBPWH
1.17
1.29
1.48
ns, Min
Minimum Pulse Width, Low
TBPWL
1.17
1.29
1.48
ns, Min
Table 29: TBUF Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Combinatorial Delays
IN input to OUT output
TIO
0.45
0.50
0.58
ns, Max
TRI input to OUT output high-impedance
TOFF
0.44
0.48
0.55
ns, Max
TRI input to valid data on OUT output
TON
0.44
0.48
0.55
ns, Max
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