參數(shù)資料
型號(hào)： XC2V40-4CSG144I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 243/318頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 40K 144-CSBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 198
系列： Virtex®-II
LAB/CLB數(shù)： 64
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 88
門數(shù)： 40000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-TFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 144-LCSBGA（12x12）
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Virtex-II Platform FPGAs: Pinout Information
R
DS031-4 (v3.5) November 5, 2007
Module 4 of 4
Product Specification
225
Revision History
This section records the change history for this module of the data sheet.
Date
Version
Revision
11/07/00
1.0
Early access draft.
11/22/00
1.1
Initial Xilinx release. Made the following corrections:
CS144 package - Table 5, page 5:
Added missing pin D10 in Bank 1.
Changed dedicated pins A2 and B2 to RSVD (from DXN and DXP).
FG256 package - Table 6, page 10:
Changed dedicated pins A3 and A4 to RSVD (from DXN and DXP).
FG896 package - Table 11, page 94:
Corrected pin AG1 in Bank 4 to be AG12.
FF1152 package - Table 12, page 120:
Corrected pin Y3 in Bank 6 to be Y32.
12/19/00
1.2
Reverse designations were fixed for pins in every package.
01/25/01
1.3
Data sheet divided into four modules (per current style standard). DXN and DXP pin
information added for CS144 package (Table 5) and FG256 package (Table 6).
02/07/01
1.4
DXN and DXP pin information was changed back to RSVD for the CS144 package (Table 5)
and the FG256 package (Table 6).
04/02/01
1.5
ALT_VRN and ALT_VRP pin information was added for each package.
Table 8, page 34 – added No Connect designations for the XC2V1500 device in the
FG676 package.
Reverted to traditional double-column format.
11/07/01
1.6
Updated list of devices supported in the FF1152, FF1517, and BF957 packages.
09/26/02
1.7
Updated Table 3 to reflect devices supported in the BG728 and BF957 packages.
Added mention of LVPECL to pin definition in Table 4.
10/07/02
1.8
Corrected Table 10 heading to reflect supported devices in the BG728 package.
12/06/02
1.8.1
Enhanced the description of the PWRDWN_B pin in Table 4.
05/07/03
1.8.2
Added clarification to Table 4 and all device pinout tables regarding the dual-use
nature of pins D0/DIN and BUSY/DOUT during configuration.
06/19/03
1.8.3
The final GND pin in each of five pinout tables was inadvertently deleted in v1.8.2. This
revision restores the deleted GND pins as follows:
-
Pin C5, Table5, page5 (CS144)
-
Pin A1, Table 6, page 10 (FG256)
-
Pin A2, Table 10, page 72 (BG728)
-
Pin A2, Table 12, page 120 (FF1152)
-
Pin AL30, Table 14, page 198 (BF957)
08/01/03
2.0
All Virtex-II devices and speed grades now Production. See Table 13, Module 3.
03/29/04
2.0.1
Recompiled for backward compatibility with Acrobat 4 and above.
06/24/04
3.3
Added references to, and new package drawings for, Pb-free wire-bond packages CSG,
FGG, and BGG. (Revision number advanced to level of complete data sheet.)
03/01/05
3.4
Table 4: Changed Direction for User I/O pins (IO_LXXY_#) from “Input/Output” to
“Input/Output/Bidirectional”. Added requirement to VBATT to connect pin to VCCAUX or GND
if battery is not used.
11/05/07
3.5
Updated copyright notice and legal disclaimer.
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PDF描述
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參數(shù)描述
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XC2V40-4FF1152I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
XC2V40-4FF1517C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
XC2V40-4FF1517I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
XC2V40-4FF896C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
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