參數(shù)資料
型號(hào)： XC2V3000-5FGG676I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 305/318頁(yè)
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 3M 676-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-II
LAB/CLB數(shù)： 3584
RAM 位總計(jì)： 1769472
輸入/輸出數(shù)： 484
門(mén)數(shù)： 3000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
39
Source-Synchronous Switching Characteristics
The parameters in this section provide the necessary values for calculating timing budgets for Virtex-II source-synchronous
transmitter and receiver data-valid windows.
Table 45: Duty Cycle Distortion and Clock-Tree Skew
Description
Symbol
Device
Speed Grade
Units
-6
-5
-4
Duty Cycle Distortion(1)
TDCD_CLK0
All
140
ps
TDCD_CLK180
All
505050
ps
Clock Tree Skew(2)
TCKSKEW
XC2V40
50
60
ps
XC2V80
50
60
ps
XC2V250
50
60
ps
XC2V500
50
60
ps
XC2V1000
80
90
ps
XC2V1500
80
90
ps
XC2V2000
100
110
ps
XC2V3000
100
110
ps
XC2V4000
400
450
ps
XC2V6000
500
550
ps
XC2V8000
600
650
ps
Notes:
1.
These parameters represent the worst-case duty cycle distortion observable at the pins of the device using LVDS output buffers. For
cases where other I/O standards are used, IBIS can be used to calculate any additional duty cycle distortion that might be caused by
asymmetrical rise/fall times.
TDCD_CLK0 applies to cases where local (IOB) inversion is used to provide the negative-edge clock to the DDR element in the I/O.
TDCD_CLK180 applies to cases where the CLK180 output of the DCM is used to provide the negative-edge clock to the DDR element
in the I/O.
2.
This value represents the worst-case clock-tree skew observable between sequential I/O elements. Significantly less clock-tree skew
exists for I/O registers that are close to each other and fed by the same or adjacent clock-tree branches. Use the Xilinx FPGA_Editor
and Timing Analyzer tools to evaluate clock skew specific to your application.
Table 46: Package Skew
Description
Symbol
Device/Package
Value
Units
Package Skew(1)
TPKGSKEW
XC2V1000 / FF896
130
ps
XC2V3000 / FF1152
115
ps
XC2V3000 / BF957
130
ps
XC2V4000 / FF1152
130
ps
XC2V4000 / FF1517
200
ps
XC2V4000 / BF957
140
ps
XC2V6000 / FF1152
90
ps
XC2V6000 / FF1517
105
ps
XC2V6000 / BF957
105
ps
Notes:
1.
These values represent the worst-case skew between any two balls of the package: shortest flight time to longest flight time from Pad
to Ball (7.1ps per mm).
2.
Package trace length information is available for these device/package combinations. This information can be used to deskew the
package.
相關(guān)PDF資料
PDF描述
AMC35DRYH CONN EDGECARD 70POS .100 DIP SLD
XC4VLX100-10FF1148I IC FPGA VIRTEX-4LX 1148FFBGA
XC4VLX100-11FFG1148C IC FPGA VIRTEX-4LX 100K 1148FBGA
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參數(shù)描述
XC2V3000-6BF957C 制造商:Xilinx 功能描述:FPGA VIRTEX-II 3M GATES 32256 CELLS 820MHZ 0.15UM/0.12UM 1.5 - Trays
XC2V3000-6BF957I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
XC2V3000-6BFG957C 制造商:Xilinx 功能描述:FPGA VIRTEX-II 3M GATES 32256 CELLS 820MHZ 0.15UM/0.12UM 1.5 - Trays
XC2V3000-6BG728C 制造商:Xilinx 功能描述:FPGA VIRTEX-II 3M GATES 32256 CELLS 820MHZ 0.15UM/0.12UM 1.5 - Trays
XC2V3000-6BG728I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays
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