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參數(shù)資料
| 型號： | XA3SD1800A-4FGG676Q |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 47/58頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3ADSP FPGA 1800K 676FBGA |
| 產(chǎn)品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 40 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB數(shù)： | 4160 |
| 邏輯元件/單元數(shù)： | 37440 |
| RAM 位總計： | 1548288 |
| 輸入/輸出數(shù)： | 519 |
| 門數(shù)： | 1800000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 676-BGA |
| 供應商設備封裝： | 676-FBGA（27x27） |
| 配用： | 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
51
Slave Serial Mode Timing
X-Ref Target - Figure 12
Figure 12: Waveforms for Slave Serial Configuration
Table 51: Timing for the Slave Serial Configuration Modes
Symbol
Description
Min
Max
Units
Clock-to-Output Times
TCCO
The time from the falling transition on the CCLK pin to data appearing at the DOUT pin
1.5
10
ns
Setup Times
TDCC
The time from the setup of data at the DIN pin to the rising transition at the CCLK pin
7
–ns
Hold Times
TCCD
The time from the rising transition at the CCLK pin to the point when data is last held at
the DIN pin
1.0
–ns
Clock Timing
TCCH
High pulse width at the CCLK input pin
See Table 50
TCCL
Low pulse width at the CCLK input pin
See Table 50
FCCSER
Frequency of the clock signal at the CCLK
input pin
No bitstream compression
0
100
MHz
With bitstream compression
0
100
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
2.
For serial configuration with a daisy-chain of multiple FPGAs, the maximum limit is 25 MHz.
DS705_12_041311
Bit 0
Bit 1
Bit n
Bit n+1
Bit n-64
Bit n-63
1/F
CCSER
T
SCCL
T
DCC
T
CCD
T
SCCH
T
CCO
PROG_B
(Input)
DIN
(Input)
DOUT
(Output)
(Open-Drain)
INIT_B
(Input)
CCLK
T
MCCL
T
MCCH
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