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參數(shù)資料
| 型號： | XA3S250E-4FT256Q |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 13/37頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 256FPBGA |
| 標準包裝： | 90 |
| 系列： | Spartan®-3E XA |
| LAB/CLB數(shù)： | 612 |
| 邏輯元件/單元數(shù)： | 5508 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 172 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 256-LBGA |
| 供應商設備封裝： | 256-FTBGA |
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DS635 (v2.0) September 9, 2009
Product Specification
20
R
Configurable Logic Block Timing
Table 20: CLB (SLICEM) Timing
Symbol
Description
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TCKO
When reading from the FFX (FFY) Flip-Flop, the time from the active
transition at the CLK input to data appearing at the XQ (YQ) output
-0.60
ns
Setup Times
TAS
Time from the setup of data at the F or G input to the active transition
at the CLK input of the CLB
0.52
-ns
TDICK
Time from the setup of data at the BX or BY input to the active
transition at the CLK input of the CLB
1.81
-ns
Hold Times
TAH
Time from the active transition at the CLK input to the point where
data is last held at the F or G input
0
-ns
TCKDI
Time from the active transition at the CLK input to the point where
data is last held at the BX or BY input
0
-ns
Clock Timing
TCH
The High pulse width of the CLB’s CLK signal
0.80
-ns
TCL
The Low pulse width of the CLK signal
0.80
-ns
FTOG
Toggle frequency (for export control)
0
572
MHz
Propagation Times
TILO
The time it takes for data to travel from the CLB’s F (G) input to the X
(Y) output
-0.76
ns
Set/Reset Pulse Width
TRPW_CLB
The minimum allowable pulse width, High or Low, to the CLB’s SR
input
1.80
-ns
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 6.
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