參數(shù)資料
型號： XA2C32A-7VQG44Q
廠商： Xilinx Inc
文件頁數(shù)： 12/14頁
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描述： IC CPLD 32MCELL 33 I/O 44-VQFP
產(chǎn)品培訓(xùn)模塊： CoolRunner-II CPLD Starter Kit
標(biāo)準(zhǔn)包裝： 160
系列： CoolRunner II
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 5.5ns
電壓電源 - 內(nèi)部： 1.7 V ~ 1.9 V
邏輯元件/邏輯塊數(shù)目： 2
宏單元數(shù)： 32
門數(shù)： 750
輸入/輸出數(shù)： 33
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 44-TQFP
供應(yīng)商設(shè)備封裝： 44-VQFP（10x10）
包裝： 托盤
XA2C32A CoolRunner-II Automotive CPLD
DS552 (v1.1) May 5, 2007
7
Product Specification
R
Internal Timing Parameters
Symbol
Parameter(1)
-6
-7
Units
Min.
Max.
Min.
Max.
Buffer Delays
TIN
Input buffer delay
-
1.7
-
1.7
ns
TDIN
Direct register input delay
-
2.4
-
2.4
ns
TGCK
Global Clock buffer delay
-
2.0
-
2.0
ns
TGSR
Global set/reset buffer delay
-
2.0
-
2.0
ns
TGTS
Global 3-state buffer delay
-
2.1
-
1.5
ns
TOUT
Output buffer delay
-
2.0
-
2.0
ns
TEN
Output buffer enable/disable delay
-
3.4
-
4.7
ns
P-term Delays
TCT
Control term delay
-
1.6
-
1.6
ns
TLOGI1
Single p-term delay adder
-
1.1
-
1.1
ns
TLOGI2
Multiple p-term delay adder
-
0.5
-
0.5
ns
Macrocell Delay
TPDI
Input to output valid
-
0.7
-
0.7
ns
TLDI
Setup before clock (transparent latch)
-
2.5
-
2.5
ns
TSUI
Setup before clock
1.8
-
1.8
-
ns
THI
Hold after clock
0.0
-
0.0
-
ns
TECSU
Enable clock setup time
1.7
-
1.7
-
ns
TECHO
Enable clock hold time
0.0
-
0.0
-
ns
TCOI
Clock to output valid
-
0.7
-
0.7
ns
TAOI
Set/reset to output valid
-
1.5
-
1.5
ns
Feedback Delays
TF
Feedback delay
-
1.4
-
1.4
ns
TOEM
Macrocell to global OE delay
-
0.8
-
0.2
ns
I/O Standard Time Adder Delays 1.5V CMOS
THYS15
Hysteresis input adder
-
4.0
4.2
ns
TOUT15
Output adder
-
1.0
ns
TSLEW15
Output slew rate adder
-
5.0
ns
I/O Standard Time Adder Delays 1.8V CMOS
THYS18
Hysteresis input adder
-
4.0
ns
TOUT18
Output adder
-
0.0
ns
TSLEW
Output slew rate adder
-
5.0
ns
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PDF描述
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