參數(shù)資料
型號： VSP3010Y
英文描述： 12-Bit, 12MHz CCD/CIS SIGNAL PROCESSOR
中文描述： 12位，12MHz的防治荒漠化公約/ CIS信號處理器
文件頁數(shù)： 8/16頁
文件大小： 199K
代理商： VSP3010Y
8
VSP3010
TIMING DIAGRAMS
(Cont)
DOUT Timing Diagram—3-Channel CCD Mode
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
t
CNV
t
ST
Conversion Delay
Start Conversion Time
22
20
ns
ns
100
CCD Output
Pixel (n)
t
CNV
t
ST
t
CNV
t
CNV
t
CNV
Pixel (n + 1)
(n)
(n + 1)
R
(1)
R
(1)
R
(1)
R
G
B
R (n)
G (n)
R (n + 1)
G (n +1)
B (n)
R
G
B
R
G
B
R
G
B
R
G
B
R
G
B
R (n)
G (n)
B (n)
R (n + 1) G (n + 1)
B (n + 1)
R (n + 2)
G (n + 2)
B (n + 2)
(n + 2)
Pixel (n + 2)
STRT
CK1
CK2
ADCCK
CDS Output
MUX
A/D Input
A/D Output
NOTE: (1) Depends on the D4 and D5 bits of the Configuration Register and sets to “R” right after the power supply goes ON.
Timing for A/D Output
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
t
OES
t
OEW
t
OER
t
3E
t
ACKD
t
OEP
ADC Output Enable Setup Time
OE Pulse Width
Output Enable Time
3-State Enable Time
Data Output Delay
Parallel Port Setup Time
20
100
ns
ns
ns
ns
ns
ns
20
2
40
10
12
10
t
OES
t
OEP
t
3E
t
OER
t
ACKD
Valid
t
OEW
P/S
OE
DOUT
ADCCK
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PDF描述
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參數(shù)描述
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