參數(shù)資料
型號： VSP3010Y
英文描述： 12-Bit, 12MHz CCD/CIS SIGNAL PROCESSOR
中文描述： 12位，12MHz的防治荒漠化公約/ CIS信號處理器
文件頁數(shù)： 6/16頁
文件大?。?/td> 199K
代理商： VSP3010Y
6
VSP3010
TIMING DIAGRAMS
(cont.)
Timing specifications = t
MIN
to t
MAX
with +5V power supply.
SYMBOL
PARAMETER
MIN
TYP
MAX
UNITS
t
CK1BP
t
CK1B
t
CK2B
t
CCK
t
CKP
S
t
CK12B
t
CK21B
t
CK1SET
t
CK1ADC
t
ADDCK2
CNV
t
TR
t
SET
1-Channel Conversion Rate
CK1 Pulse Width
CK2 Pulse Width
ADCCK Pulse Width
ADCCK Period
Sampling Delay
CK1 Falling Edge to CK2 Rising Edge
CK2 Falling Edge to CK1 Rising Edge
ADCCK Rising Edge to CK1 Rising Edge
CK1 Rising Edge to ADCCK Falling Edge
ADDCK Falling Edge to CK2 Falling Edge
Conversion Delay
Transmission Time
ADCCK Falling Edge to CK1 Rising Edge
66
15
15
35
83
10
10
30
10
10
20
22
5
10
83
20
20
42
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Timing for 1-Channel CCD/CIS Mode
CCD Output
1-Channel CCD Mode
STRT
CK1
CK2
ADCCK
1-Channel CIS Mode
t
S
t
S
t
CK1BP
t
CK1SET
t
CK1ADC
t
ADCCK2
t
CK12B
t
CK21B
t
CK2B
t
TR
t
CCK
t
CKP
t
CCK
t
CK1B
Pixel 1
Pixel 1
CIS
STRT
CK1
ADCCK
t
S
t
CK1BP
t
CK1B
Pixel 1
t
CCK
t
SET
t
CNV
Pixel 1
t
CCK
t
CKP
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PDF描述
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