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參數資料
| 型號： | V59C1512168QAUF37I |
| 廠商： | PROMOS TECHNOLOGIES INC |
| 元件分類： | DRAM |
| 英文描述： | 32M X 16 DDR DRAM, PBGA92 |
| 封裝： | ROHS COMPLIANT, FBGA-92 |
| 文件頁數： | 8/79頁 |
| 文件大小： | 1028K |
| 代理商： | V59C1512168QAUF37I |
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V59C1G01(408/808/168)QA Rev. 1.3 June 2008
ProMOS TECHNOLOGIES
V59C1G01(408/808/168)QA
Off- Chip-Driver Adjust Program
4 bit burst code inputs to all DQs
Operation
DT0
DT1
DT2
DT3
Pull-up driver strength
Pull-down driver strength
00
0
NOP (no operation)
00
0
1
Increase by 1 step
NOP
00
1
0
Decrease by 1 step
NOP
01
0
NOP
Increase by 1 step
10
0
NOP
Decrease by 1 step
01
0
1
Increase by 1 step
01
1
0
Decrease by 1 step
Increase by 1 step
10
0
1
Increase by 1 step
Decrease by 1 step
10
1
0
Decrease by 1 step
Other Combinations
Reserved
For proper operation of adjust mode, WL = RL - 1 = AL + CL -1 clocks and tDS / tDH should be met as the fol-
lowing timing diagram. Input data pattern for adjustment, DT0 - DT3 is fixed and not affected by MRS
addressing mode (i.e. sequential or interleave). Burst length of 4 have to be programmed in the MRS for OCD
impedance adjustment.
NOP
EMRS
CMD
CK
DQS_in
DQ_in
tDS tDH
WL
OCD adj ust mode
OCD calibratio n mode exit
tWR
EMRS
CK
DQS
NOP
DT0
DT1
DT2
DT3
相關PDF資料 |
PDF描述 |
|---|---|
| V59C1512168QAUJ19H | 32M X 16 DDR DRAM, PBGA92 |
| V59C1512168QAUJ25 | 32M X 16 DDR DRAM, PBGA92 |
| V59C1G01408QAUP5E | 256M X 4 DDR DRAM, BGA68 |
| V59C1G01804QALF19 | 128M X 8 DDR DRAM, PBGA68 |
| V59C1G01804QALF25A | 128M X 8 DDR DRAM, PBGA68 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| V5A010CB | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 PIN PLUNGER |
| V5A010CB | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 PIN PLUNGER |
| V5A010CB4D | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
| V5A010CB4D | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
| V5A010CB4E | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
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