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參數(shù)資料
| 型號： | V59C1512168QAUF37I |
| 廠商： | PROMOS TECHNOLOGIES INC |
| 元件分類： | DRAM |
| 英文描述： | 32M X 16 DDR DRAM, PBGA92 |
| 封裝： | ROHS COMPLIANT, FBGA-92 |
| 文件頁數(shù)： | 26/79頁 |
| 文件大?。?/td> | 1028K |
| 代理商： | V59C1512168QAUF37I |
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V59C1G01(408/808/168)QA Rev. 1.3 June 2008
ProMOS TECHNOLOGIES
V59C1G01(408/808/168)QA
Burst Write Operation : RL = 3 (AL = 0, CL = 3), WL = 2, BL = 4
NOP
WRITE A
Post CAS
T0
T2
T1
T3
T4
T5
T6
Tm
Tn
WL = RL-1 = 2
BW322
CMD
DQ
NOP
DIN A0 DIN A1 DIN A2 DIN A3
tWR
Completion of
the Burst Write
<= tDQSS
Precharge
Bank A
Activate
tRP
DQS,
DQS
CK, CK
Burst Write followed by Burst Read : RL = 5 (AL = 2, CL = 3), WL = 4, tWTR = 2, BL = 4
NOP
READ A
Post CAS
BWBR
CMD
DQ
NOP
DIN A0 DIN A1 DIN A2 DIN A3
AL=2
CL=3
NOP
tWTR
T0
T2
T1
T3
T4
T5
T6
T7
T8
T9
Write to Read = (CL - 1)+ BL/2 +tWTR(2) = 6
DQS,
DQS
WL = RL - 1 = 4
RL=5
CK, CK
The minimum number of clocks from the burst write command to the burst read command is
(CL - 1) +BL/2 + tWTR
where tWTR is the write-to-read turn-around time tWTR expressed in clock cycles. The tWTR is not a write
recovery time (tWR) but the time required to transfer 4 bit write data from the input buffer into sense amplifiers
in the array.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V59C1512168QAUJ19H | 32M X 16 DDR DRAM, PBGA92 |
| V59C1512168QAUJ25 | 32M X 16 DDR DRAM, PBGA92 |
| V59C1G01408QAUP5E | 256M X 4 DDR DRAM, BGA68 |
| V59C1G01804QALF19 | 128M X 8 DDR DRAM, PBGA68 |
| V59C1G01804QALF25A | 128M X 8 DDR DRAM, PBGA68 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| V5A010CB | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 PIN PLUNGER |
| V5A010CB | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 PIN PLUNGER |
| V5A010CB4D | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
| V5A010CB4D | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
| V5A010CB4E | 制造商:Honeywell Sensing and Control 功能描述:MICROSWITCH V5 ROLLER LEVER |
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