參數(shù)資料
型號: UPSD3433E
廠商: 意法半導(dǎo)體
英文描述: Turbo Plus Series Fast Turbo 8032 MCU with USB and Programmable Logic
中文描述: Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器
文件頁數(shù): 129/264頁
文件大?。?/td> 4320K
代理商: UPSD3433E
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uPSD34xx - USB INTERFACE
Endpoint FIFOs
The uPSD34xx’s USB module includes 5 end-
points and 10 FIFOs. Each endpoint has two
FIFOs with one for IN and the other for OUT trans-
actions. Each FIFO is 64 bytes long and is selec-
tively made visible in a 64-byte XDATA segment
for CPU access. For efficient data transfers, the
FIFOs may be paired for double buffering. With
double buffering, the CPU may operate on the
contents in one buffer while the SIE is transmitting
or receiving data in the paired buffer. uPSD34xx
supported endpoints and FIFOs are shown in
Ta-
ble 68.
Busy Bit (BSY) Operation.
Each FIFO has a
busy bit (BSY) that indicates when the USB SIE
has ownership of the FIFO. When the SIE has
ownership of the FIFO, it is either writing data to or
reading data from the FIFO. The SIE writes data to
the FIFO when it is receiving an OUT packet and
reads data from the FIFO when it is sending data
in response to an IN packet. The CPU is only per-
mitted to access the FIFO when it is not busy and
accesses to it while busy are ignored. Once the IN
FIFO has been written with data by the CPU, the
CPU updates the USIZE register with the number
of bytes written to the FIFO. The value written to
the USIZE register tells the SIE the number of
bytes to send to the host in response to an IN
packet. Once the USIZE register is written, the
FIFOs busy bit is set and remains set until the data
has been transmitted in response to an IN packet.
The busy bit for an OUT FIFO is set as soon as the
SIE starts receiving an OUT packet from the host.
Once all the data has been received and written to
the FIFO, the SIE clears the busy bit and writes the
number of bytes received to the USIZE register.
Busy Bit and Interrupts.
When the FIFO’s inter-
rupt is enabled, a transition of the busy bit from a
'1' to a '0' (when ownership of the FIFO changes
from the SIE to the CPU) generates a USB inter-
rupt with the corresponding flag set. For an inter-
rupt on an IN FIFO, the CPU must fill the FIFO with
the next set of data to be sent and then update the
USIZE register with the number of bytes to send.
For an interrupt on an OUT FIFO, the CPU reads
the USIZE register to determine the number of
bytes received and then reads that number of data
bytes out of the FIFO.
Table 68. uPSD34xx Supported Endpoints
Endpoint
Function
Max packet size
(FIFO size)
Supported directions
0
Control
64 Bytes
OUT
0
Control
64 Bytes
IN
1
Bulk/Interrupt OUT
64 Bytes
OUT
1
Bulk/Interrupt IN
64 Bytes
IN
2
Bulk/Interrupt OUT
64 Bytes
OUT
2
Bulk/Interrupt IN
64 Bytes
IN
3
Bulk/Interrupt OUT
64 Bytes
OUT
3
Bulk/Interrupt IN
64 Bytes
IN
4
Bulk/Interrupt OUT
64 Bytes
OUT
4
Bulk/Interrupt In
64 Bytes
IN
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PDF描述
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