參數(shù)資料
型號(hào): UPSD3432E
廠商: 意法半導(dǎo)體
英文描述: Turbo Plus Series Fast Turbo 8032 MCU with USB and Programmable Logic
中文描述: Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器
文件頁數(shù): 123/264頁
文件大?。?/td> 4320K
代理商: UPSD3432E
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uPSD34xx - USB INTERFACE
USB INTERFACE
uPSD34xx devices provide a full speed USB (Uni-
versal Serial Bus) device interface. The serial in-
terface engine (SIE) provides the interface
between the CPU and the USB (see
Figure 49.
).
Notes:
1. For a list of known limitations of USB interface
for uPSD34xx devices, please refer to
IMPOR-
TANT NOTES, page 262
.
2. Please make sure you have the latest 3400
USB firmware.
The USB module supports the following features:
USB 2.0 compliant to full-speed mode (12
Mbps)
3.3V USB transceiver
Five endpoints including Control endpoint 0
Each endpoint includes two 64 byte
FIFOs, one for IN and one for OUT
transactions
Endpoints 1 through 4 support Interrupt
and Bulk transfers
USB Bus Suspend detection and Resume
generation
PLL Multiplier to generate the 48 MHz as
required for USB support.
Interrupts for various USB bus conditions.
Performs NRZI encoding and decoding, bit
stuffing, CRC generation and checking, and
serial/parallel data conversion
Double buffering (using FIFO pairing) for
efficient data transfer in Bulk transfer
Busy bit-based FIFO status monitoring
FIFOs accessible via XDATA space
The analog front-end of the USB module is an on-
chip USB transceiver. It is designed to allow volt-
age levels equal to V
DD
from the standard logic to
interface with the physical layer of the USB. It is
capable of receiving and transmitting serial data at
full speed (12 Mb/s).
The SIE is the digital-front-end of the USB block.
This module recovers the 12MHz clock, detects
the USB sync word, and handles all low-level USB
protocols and error checking. The bit-clock recov-
ery circuit recovers the clock from the incoming
USB data stream and is able to track jitter and fre-
quency drift according to the USB specifications.
The SIE also translates the electrical USB signals
into bytes or signals. When there is a USB device
address match, the USB data is directed to an
endpoint’s FIFO for OUT transactions and read
from an endpoint’s FIFO for IN transactions. Con-
trol transfers are supported on Endpoint0 and in-
terrupt and bulk data transfers are supported on
Endpoints1 through 4. The device’s USB address
and the enabling of the endpoints are programma-
ble using the SIE’s SFRs.
Important Note:
The USB SIE requires a 48MHz
clock to operate properly. A PLL is included in the
uPSD34xx that must be programmed appropriate-
ly based on the input clock to provide a 48MHz
clock to the SIE (see
USB_CLK, page 47
to set up
the PLL).
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PDF描述
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