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參數(shù)資料
| 型號(hào)： | UPSD3423EV-40T6T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Turbo Plus Series Fast Turbo 8032 MCU with USB and Programmable Logic |
| 中文描述： | Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器 |
| 文件頁(yè)數(shù)： | 226/264頁(yè) |
| 文件大?。?/td> | 4320K |
| 代理商： | UPSD3423EV-40T6T |
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uPSD34xx - PSD MODULE
226/264
JTAG ISP and JTAG Debug.
An IEEE 1149.1
serial JTAG interface is used on uPSD34xx devic-
es for ISP (In-System Programming) of the PSD
module, and also for debugging firmware on the
MCU Module. IEEE 1149.1 Boundary Scan oper-
ations are not supported in the uPSD34xx.
The main advantage of JTAG ISP is that a blank
uPSD34xx device may be soldered to a circuit
board and programmed with no involvement of the
8032, meaning that no 8032 firmware needs to be
present for ISP. This is good for manufacturing, for
field updates, and for easy code development in
the lab. JTAG-based programmers and debug-
gers for uPSD34xx are available from STMicro-
electronics and 3rd party vendors.
ISP is different than IAP (In-Application Program-
ming). IAP involves the 8032 to program Flash
memory over any interface supported by the 8032
(e.g., UART, SPI, I2C), which is good for remote
updates
over
a
communication
uPSD34xx devices support both ISP and IAP. The
entire PSD Module (Flash memory and PLD) may
be programmed with JTAG ISP, but only the Flash
memories may be programmed using IAP.
JTAG Chaining Inside the Package.
JTAG pro-
tocol allows serial “chaining” of more than one de-
vice in a JTAG chain. The uPSD34xx is
assembled with a stacked die process combining
the PSD Module (one die) and the MCU Module
(the other die). These two die are chained together
within the uPSD34xx package. The standard
JTAG interface has four basic signals:
TDI - Serial data into device
TDO - Serial data out of device
TCK - Common clock
TMS - Mode Selection
Every device that supports IEEE 1149.1 JTAG
communication contains a Test Access Port (TAP)
controller, which is a small state machine to man-
age JTAG protocol and serial streams of com-
mands and data. Both the PSD Module and the
MCU Module each contain a TAP controller.
Figure
91
illustrates how these die are chained
within a package. JTAG programming/test equip-
ment will connect externally to the four IEEE
1149.1 JTAG pins on Port C. The TDI pin on the
uPSD34xx package goes directly to the PSD Mod-
ule first, then exits the PSD Module through TDO.
TDO of the PSD Module is connected to TDI of the
MCU Module. The serial path is completed when
TDO of the MCU Module exits the uPSD34xx
package through the TDO pin on Port C. The
channel.
■
■
■
■
JTAG signals TCK and TMS are common to both
modules as specified in IEEE 1149.1. When JTAG
devices are chained, typically one devices is in
BYPASS mode while another device is executing
a JTAG operation. For the uPSD34xx, the PSD
Module is in BYPASS mode while debugging the
MCU Module, and the MCU Module is in BYPASS
mode while performing ISP on the PSD Module.
The RESET_IN input pin on the uPSD34xx pack-
age goes to the MCU Module, and this module will
generate the RST reset signal for the PSD Mod-
ule. These reset signals are totally independent of
the JTAG TAP controllers, meaning that the JTAG
channel is operational when the modules are held
in reset. It is required to assert RESET_IN during
ISP. STMicroelectronics and 3rd party JTAG ISP
tools will automatically assert a reset signal during
ISP. However, the user must connect this reset
signal to RESET_IN as shown in examples in Fig-
ure
Figure
92., page 227
93., page 229
.
and
Figure
Figure 91. JTAG Chain in uPSD34xx Package
JTAG TDI
JTAG TMS
JTAG TCK
IEEE 1149.1
JTAG TDO
TDI
TMS TCK
TDO
TDO
TMS TCK
TDI
PC3 / TSTAT
OPTIONAL
PC4 / TERR
TSTAT
TERR
JTAG TAP
CONTROLLER
JTAG TAP
CONTROLLER
RESET_IN
OPTIONAL
DEBUG
RESET
RST
8032 MCU
MCU MODULE
PSD MODULE
MAIN
FLASH
MEMORY
2ND
FLASH
MEMORY
PLD
uPSD34xx
AI10460
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