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參數(shù)資料
| 型號： | UPSD3423 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | High Speed CMOS Logic Non-Inverting Octal Buffer/Line Drivers with 3-State Outputs 20-SOIC -55 to 125 |
| 中文描述： | Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器 |
| 文件頁數(shù)： | 18/264頁 |
| 文件大?。?/td> | 4320K |
| 代理商： | UPSD3423 |
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uPSD34xx - 8032 MCU CORE PERFORMANCE ENHANCEMENTS
18/264
By default, the SRAM and csiop memories on the
PSD Module must always reside in data memory
space and they are treated by the 8032 as XDA-
TA.
The main Flash and secondary Flash memories
may reside in program space, data space, or both.
These memory placement choices specified by
PSDsoft Express are programmed into non-vola-
tile sections of the uPSD34xx, and are active at
power-up and after reset. It is possible to override
these initial settings during runtime for In-Applica-
tion Programming (IAP).
Standard 8032 MCU architecture cannot write to
its own program memory space to prevent acci-
dental corruption of firmware. However, this be-
comes an obstacle in typical 8032 systems when
a remote update to firmware in Flash memory is
required using IAP. The PSD module provides a
solution for remote updates by allowing 8032 firm-
ware to temporarily “reclassify” Flash memory to
reside in data space during a remote update, then
returning Flash memory back to program space
when finished. See the VM Register (
Table
104., page 174
) in the PSD Module section of this
document for more details.
8032 MCU CORE PERFORMANCE ENHANCEMENTS
Before describing performance features of the
uPSD34xx, let us first look at standard 8032 archi-
tecture. The clock source for the 8032 MCU cre-
ates a basic unit of timing called a machine-cycle,
which is a period of 12 clocks for standard 8032
MCUs. The instruction set for traditional 8032
MCUs consists of 1, 2, and 3 byte instructions that
execute in different combinations of 1, 2, or 4 ma-
chine-cycles. For example, there are one-byte in-
structions that execute in one machine-cycle (12
clocks), one-byte instructions that execute in four
machine-cycles (48 clocks), two-byte, two-cycle
instructions (24 clocks), and so on. In addition,
standard 8032 architecture will fetch two bytes
from program memory on almost every machine-
cycle, regardless if it needs them or not (dummy
fetch). This means for one-byte, one-cycle instruc-
tions, the second byte is ignored. These one-byte,
one-cycle instructions account for half of the
8032's instructions (126 out of 255 opcodes).
There are inefficiencies due to wasted bus cycles
and idle bus times that can be eliminated.
The uPSD34xx 8032 MCU core offers increased
performance in a number of ways, while keeping
the exact same instruction set as the standard
8032 (all opcodes, the number of bytes per in-
struction, and the native number a machine-cycles
per instruction are identical to the original 8032).
The first way performance is boosted is by reduc-
ing the machine-cycle period to just 4 MCU clocks
as compared to 12 MCU clocks in a standard
8032. This shortened machine-cycle improves the
instruction rate for one- or two-byte, one-cycle in-
structions by a factor of three (
Figure 7., page 19
)
compared to standard 8051 architectures, and sig-
nificantly improves performance of multiple-cycle
instruction types.
The example in Figure
7
shows a continuous exe-
cution stream of one- or two-byte, one-cycle in-
structions. The 5V uPSD34xx will yield 10 MIPS
peak performance in this case while operating at
40MHz clock rate. In a typical application however,
the effective performance will be lower since pro-
grams do not use only one-cycle instructions, but
special techniques are implemented in the
uPSD34xx to keep the effective MIPS rate as
close as possible to the peak MIPS rate at all
times. This is accomplished with an instruction
Pre-Fetch Queue (PFQ), a Branch Cache (BC),
and a 16-bit program memory bus as shown in
Figure 8., page 19
.
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