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參數(shù)資料
| 型號： | uPSD3254B-40U6T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core |
| 中文描述： | 閃存可編程系統(tǒng)設(shè)備與8032微控制器內(nèi)核 |
| 文件頁數(shù)： | 131/175頁 |
| 文件大?。?/td> | 1731K |
| 代理商： | UPSD3254B-40U6T |
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UPSD3254A, UPSD3254BV, UPSD3253B, UPSD3253BV
Ports A and B – Functionality and Structure
Ports A and B have similar functionality and struc-
ture, as shown in Figure 65. The two ports can be
configured to perform one or more of the following
functions:
I
MCU I/O Mode
I
CPLD Output – Macrocells McellAB7-McellAB0
can be connected to Port A or Port B. McellBC7-
McellBC0 can be connected to Port B or Port C.
I
CPLD Input – Via the Input Macrocells (IMC).
I
Latched Address output – Provide latched
address output as per Table 93.
I
Open Drain/Slew Rate – pins PA3-PA0 and
PB3-PB0 can be configured to fast slew rate,
pins PA7-PA4 and PB7-PB4 can be configured
to Open Drain Mode.
I
Peripheral Mode – Port A only (80-pin package)
Figure 65. Port A and Port B Structure
M
DATA OUT
REG.
D
Q
D
G
Q
D
Q
D
Q
WR
WR
WR
ADDRESS
MACROCELL OUTPUTS
ENABLE PRODUCT TERM (.OE)
ALE
READ MUX
P
D
B
CPLD-INPUT
CONTROL REG.
DIR REG.
INPUT
MACROCELL
ENABLE OUT
DATA IN
OUTPUT
SELECT
OUTPUT
MUX
PORT
A OR B PIN
DATA OUT
ADDRESS
A[7:0]
AI06605
相關(guān)PDF資料 |
PDF描述 |
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