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參數(shù)資料
| 型號： | uPSD3234BV-40U6T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core |
| 中文描述： | 閃存可編程系統(tǒng)設(shè)備與8032微控制器內(nèi)核 |
| 文件頁數(shù)： | 147/170頁 |
| 文件大小： | 2717K |
| 代理商： | UPSD3234BV-40U6T |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁當(dāng)前第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁
147/170
uPSD3234A, uPSD3234BV, uPSD3233B, uPSD3233BV
Figure 75. External Program Memory READ Cycle
Table 119. External Program Memory AC Characteristics (with the 5V MCU Module)
Note: 1. Conditions (in addition to those in
Table 112., page 140
, V
CC
= 4.5 to 5.5V): V
SS
= 0V; C
L
for Port 0, ALE and PSEN output is 100pF;
C
L
for other outputs is 80pF
2. Interfacing the uPSD323X Devices to devices with float times up to 20ns is permissible. This limited bus contention does not cause
any damage to Port 0 drivers.
Symbol
Parameter
(1)
40MHz Oscillator
Variable Oscillator
1/t
CLCL
= 24 to 40MHz
Unit
Min
Max
Min
Max
t
LHLL
ALE pulse width
35
2t
CLCL
– 15
ns
t
AVLL
Address set-up to ALE
10
t
CLCL
– 15
ns
t
LLAX
Address hold after ALE
10
t
CLCL
– 15
ns
t
LLIV
ALE Low to valid instruction in
55
4t
CLCL
– 45
ns
t
LLPL
ALE to PSEN
10
t
CLCL
– 15
ns
t
PLPH
PSEN pulse width
60
3t
CLCL
– 15
ns
t
PLIV
PSEN to valid instruction in
30
3t
CLCL
– 45
ns
t
PXIX
Input instruction hold after PSEN
0
0
ns
t
PXIZ(2)
Input instruction float after PSEN
15
t
CLCL
– 10
ns
t
PXAV(2)
Address valid after PSEN
20
t
CLCL
– 5
ns
t
AVIV
Address to valid instruction in
70
5t
CLCL
– 55
ns
t
AZPL
Address float to PSEN
–5
–5
ns
tAVLL
tPLPH
tPXIZ
tAVIV
PSEN
PORT 2
PORT 0
AI06848
tLHLL
ALE
tLLPL
A0-A7
tLLAX
tAZPL
tLLIV
tPLIV
A0-A7
tPXAV
tPXIX
A8-A11
INSTR
IN
A8-A11
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